[SM 0]

Для 40 нм коэффициент подтягивается к двойке еще ближе.

Это не из-за нанометров, а из-за мелкого объема. чем меньше по объему массив памяти, тем больше места занимает обвес относительно массива памяти.

[cms 0]

Это не из-за нанометров, а из-за мелкого объема. чем меньше по объему массив памяти, тем больше места занимает обвес относительно массива памяти.

Гипотеза не верная.

 

65nm LP Single-Port SRAM Block 2Kx16 mux4 113.00x313.00 = 35292um^2

65nm LP Dual-Port SRAM Block 2Kx16 mux4 185.00x454.00 = 83990um^2

 

83990 / 35292 = 2.38

[SM 0]

ну значит просто вендор либы такой, не хотел двухпортовку соптимизировать, и сделал ее из соображений "чтобы было"... Потому как все эти технологии отличаются друг от друга масштабированием линейных размеров, и нет никакой такой весомой причины, чтобы пропорции у 0.35 капитально отличались от пропорций у 0.065.

 

ЗЫ. У меня вендор Synopsys Libra-Visa

[yes 5]

для парочки вендоров 40нм - подтверждаю разницу 2+

 

и обратите внимание на тактовую

 

1порт

Column Mux Option : 4

Number Of Banks : 1

Operating Frequency range : 748-2208 Mhz

Memory Area : 139.44 x 70.42 = 9819 square microns

 

2порт

Column Mux Option : 4

Number Of Banks : 1

Operating Frequency range : 555-1451 Mhz

Memory Area : 278.74 x 73.92 = 20604 square microns

 

 

наверно 1 портовку вылизывают чище, но чтобы уж внаглую халявили - не верю, наверно объективные причины есть (типа сигнал интегрити для зазумленой 0.35 топологии не пройдет)

 

 

 

 

Хм. Потребность в двухпортовой памяти понятна - одновременно писать и читать. Других действий с памятью, вроде, пока не придумано. А зачем 4-х? Чтобы одновременно писать в два канала и в два канала читать? Ну, так такие задачи вполне могут параллелиться в разные блоки памяти. Не могу представить ситуации, чтобы жизненно необходимо было иметь 4 порта к памяти при наличии 2-портовой.

 

те же регистровые файлы в DSP, у TI64x вроде бы 6 портов регистровый файл (та же SRAM) 4-чтение, 2-запись

 

я тоже считаю, что все эти многопортовки в микропроцессорных архитектурах от слабого воображения программистов - всяческим SIMD архитектурам многопортовка не нужна, но привыкли программисты халявить, чтож с них взять :)

 

 

 

 

а по поводу "гениальности" идеи - такая апликэйшен нота была у ксайлинса в ранние 90-е, про оптимизацию низкочастотных дизайнов путем "фолдинга"

 

у синопсиса есть какая-то фича в DC, которая автоматом умеет так складывать логику (лень искать, как точно называется - слышал на презентации)

 

ну и лично я использую в FPGA такое (в АЗИК пронихнуть не удавалось, но есть идеи), правда вырожденый случай - операции одинаковые

[xvr 12]

Многопортовость появляется на связке 'регистровый файл' + pipeline. В теории на каждой стадии конвеера может понадобится что то читать или писать в РОН. Если это еще помножить на всякие параллельные архитектуры, то вполне можно получить и 20 портов :)

[LV26 0]

Анонсировали еще одну FPGA будущего. И что интересно, руководит этой затеей опять-таки беженец из Xilinx. ...Что-то разбегается народ из Xilinx во все стороны.

 

Если быть точным - то там и с Altera есть "беженцы" :-)

И с AMD и с LSI и т.п.

А вот что-то с российских "кремниевых долин" нет никого....

Видать - не бедствуют. Молодцы :-)

[cms 0]

а по поводу "гениальности" идеи - такая апликэйшен нота была у ксайлинса в ранние 90-е, про оптимизацию низкочастотных дизайнов путем "фолдинга"

По нынешним временам герой не тот кто что-то предложил, а тот кто это пропихнул в массы. Ребята взяли и довели обстрактную идею до промышленного уровня. Хваляться, что забили на ней 80 патентов. А то что издали похожих фич много кругом - это ничуть их работу не умаляет.

 

Я кстати, догадываюсь как они заделали свою реконфигурацию - на каждый коммутационный гейт повесили не однобитный RAM, а 8-битный регистр с управляющей обвеской. И крутят его по циклу. Правда не совсем понятно как они на 1.6ГГц клоке успевают сменить конфигурацию и прогнать на ней такт вычислений.

 

Если быть точным - то там и с Altera есть "беженцы" :-) И с AMD и с LSI и т.п.

А вот что-то с российских "кремниевых долин" нет никого.... Видать - не бедствуют. Молодцы :-)

Откуда инфа про Altera, AMD и LSI? Почему вы уверены что там нет ребят из ex-USSR? Я вот во многих местах их видал. Особенно в окресностях Сан-Франциско.

[SM 0]

на каждый коммутационный гейт повесили не однобитный RAM, а 8-битный регистр с управляющей обвеской. И крутят его по циклу.

Тогда скорее что каждый бит рамы есть N-битный сдвиговый регистр закольцованный. Вот с каждым тактом на бешеной скорости значение нужного бита и меняется по кругу. И логики не надо. Кроме схемы записи для начальной конфигурации. И вычисления успеются.

[Leka 0]

Это как, пока сигналы доедут до приемников - разводка 10 раз поменяется?

[des00 25]

Тогда скорее что каждый бит рамы есть N-битный сдвиговый регистр закольцованный. Вот с каждым тактом на бешеной скорости значение нужного бита и меняется по кругу. И логики не надо. Кроме схемы записи для начальной конфигурации. И вычисления успеются.

Как я понял размер кольца все таки можно изменить, поэтому к регистру надо добавить еще пару мультиплексоров, для конфигураций 4/1 2/1 %)

 

Это как, пока сигналы доедут до приемников - разводка 10 раз поменяется?

Приемник, приемнику рознь. Печенька заточена под конвейерные вычисления "на месте", лежит в регистре чиселка, обновляемая на символьной скорости, а вокруг нее "крутиться" логика на тактовой частоте

[SM 0]

Как я понял размер кольца все таки можно изменить, поэтому к регистру надо добавить еще пару мультиплексоров, для конфигураций 4/1 2/1 %)

Не пару, а по одному 2:1 на каждый бит. Если предположить, что у "нулевого" бита он и так есть, "конфигурирование/кольцо", то у остальных можно его же использовать как "bypass/enable". Да и 1.6 ггц не факт, что совсем-совсем в любой конфигурации....

Хотя и один входной широкий мукс не сильно будет производительность гробить, как его построить смотря.

[LV26 0]

Откуда инфа про Altera, AMD и LSI? Почему вы уверены что там нет ребят из ex-USSR? Я вот во многих местах их видал. Особенно в окресностях Сан-Франциско.

 

 

http://www.tabula.com/about/management.php

 

Развернуть Full Bio.

[yes 5]

Это как, пока сигналы доедут до приемников - разводка 10 раз поменяется?

 

ну а как в обычной ПЛИС доезжают от одного триггера до другого вовремя?

 

также наверно и тут, тем более 1.6ГГц для новых (45нм и т.п.) HS технологий это вовсе и не быстро,

а если будет слишком сложная логика, то тактовую придется уменьшить или логику переделать (так же как и в обычной ПЛИС)

[Methane 0]

ну а как в обычной ПЛИС доезжают от одного триггера до другого вовремя?

 

также наверно и тут, тем более 1.6ГГц для новых (45нм и т.п.) HS технологий это вовсе и не быстро,

а если будет слишком сложная логика, то тактовую придется уменьшить или логику переделать (так же как и в обычной ПЛИС)

А откуда взялось 1.6ГГц?

[Builder 0]

А откуда взялось 1.6ГГц?

Да просто на сайте первоисточника упоминалась, например тут http://www.tabula.com/technology/technology.php

Закладка 3.7x DSP PERFORMANCE