[Putnik 0]

Вроде детская проблема, но никак не разберусь,

 

Файл ngc - вытащен из Xilinx Core Generator.

При моделировании имею z на выходах, при синтезе - ничего,

Как правильно надо подключать?

[gosha 0]

Вроде детская проблема, но никак не разберусь,

 

Файл ngc - вытащен из Xilinx Core Generator.

При моделировании имею z на выходах, при синтезе - ничего,

Как правильно надо подключать?

 

При синтезе ли implementation?

При синтезе в схему включается черный ящик.

При implementation, ngc подцепляется вместо черного ящика.

[Putnik 0]

При синтезе ли implementation?

При синтезе в схему включается черный ящик.

При implementation, ngc подцепляется вместо черного ящика.

Хорошо, значит RTL Viewer если ничего не показывает, на месте BlackBox, это ничего не значит, на этапе Iplementation - подцепит, но

как тогда симулить ngc, собственно в этом проблема..

[Putnik 0]

Проблема решена -

в ту же директорию генерится верилоговский или вхдл-й нетлист (как укажешь в корегене), который нормально симулится

[andrew_b 15]

Проблема решена -

в ту же директорию генерится верилоговский или вхдл-й нетлист (как укажешь в корегене), который нормально симулится

Это симуляционная модель, а не реальный нетлист. Как показывает мой опыт, иногда между ними есть разница. С помощью netgen можно получить верилоговский или вхдл-й нетлист, точно соответствующий ngc, и симулировать его.

[Putnik 0]

Это симуляционная модель, а не реальный нетлист. Как показывает мой опыт, иногда между ними есть разница. С помощью netgen можно получить верилоговский или вхдл-й нетлист, точно соответствующий ngc, и симулировать его.

А что такое netgen, где его искать?

[Kuzmi4 0]

2 Putnik

C:\Xilinx\11.1\ISE\bin\nt\netgen.exe

 

А вообсче - корегене ставим галку на структурном нетлисте - и будет вам счастие :laughing:

[Putnik 0]

2 Putnik

C:\Xilinx\11.1\ISE\bin\nt\netgen.exe

 

А вообсче - корегене ставим галку на структурном нетлисте - и будет вам счастие :laughing:

у меня ISE 10.1, где работа с netgen только в Tcl Shell, разбираться дальше пока не стал,

использую структурный нетлист,

Спасибо!

[Putnik 0]

Вот еще вопрос :cranky:

 

как я симулирую нетлист в ModelSim -

в нетлисте есть модули типа FDRE, VCC, LUT1 которые я нахожу в библиотеке

ovi_unisim("C:\Program Files\Aldec\Active-HDL 8.1\Vlib\ovi_unisim")

я добавляю эти стандартные модули в проект, еще иногда что-то в них приходится править

типа tri0 GSR = glbl.GSR на wire GSR

 

короче это ужасно нудное и некрасивое решение,

можно ли как-то в ModelSim подключать библиотеки при симуляции?

[Kuzmi4 0]

наша песТня халаСа, нацИнай снаЦяла

vlib work
vlog tb.v                                                 
vlog glbl.v
vsim -novopt -L work -L secureip -L unisims_ver -L xilinxcorelib_ver work.test_bench glbl

[Putnik 0]

пользую ModelSim 6.4 SE

 

ни к одной из библиотек secureip, unisims_ver, xilinxcorelib_ver

он пишет нет доступа

 

или Вы как-то определяете до этого их пути не из директории modeltech?

[Kuzmi4 0]

Внимание фокус :laughing:

; Copyright 1991-2009 Mentor Graphics Corporation
;
; All Rights Reserved.
;
; THIS WORK CONTAINS TRADE SECRET AND PROPRIETARY INFORMATION WHICH IS THE PROPERTY OF 
; MENTOR GRAPHICS CORPORATION OR ITS LICENSORS AND IS SUBJECT TO LICENSE TERMS.
;   

[Library]
std = $MODEL_TECH/../std
ieee = $MODEL_TECH/../ieee
verilog = $MODEL_TECH/../verilog
vital2000 = $MODEL_TECH/../vital2000
std_developerskit = $MODEL_TECH/../std_developerskit
synopsys = $MODEL_TECH/../synopsys
modelsim_lib = $MODEL_TECH/../modelsim_lib
sv_std = $MODEL_TECH/../sv_std
mtiAvm = $MODEL_TECH/../avm
mtiOvm = $MODEL_TECH/../ovm-2.0.1
mtiUPF = $MODEL_TECH/../upf_lib
mtiPA  = $MODEL_TECH/../pa_lib
floatfixlib = $MODEL_TECH/../floatfixlib
;
; ISE v11.3
secureip 	= C:\Xilinx\11.1\ISE\verilog\mti_se\6.5b\nt\secureip
unisims_ver 	= C:\Xilinx\11.1\ISE\verilog\mti_se\6.5b\nt\unisims_ver
simprims_ver 	= C:\Xilinx\11.1\ISE\verilog\mti_se\6.5b\nt\simprims_ver
unimacro_ver 	= C:\Xilinx\11.1\ISE\verilog\mti_se\6.5b\nt\unimacro_ver
xilinxcorelib_ver = C:\Xilinx\11.1\ISE\verilog\mti_se\6.5b\nt\xilinxcorelib_ver
;

Тут верхушка файла modelsim.do - верх не убрал специально для опознавания места куда ложить. Внизу - как раз то что вам нужно ;)

Только не забудьте либы скомпилить до того как указывать в modelsim.do.

Телепатируя вопрос как компилировать..ОппА compxlib.pdf

[Putnik 0]

Спасибо за помощь :beer: , разобрался

 

Только, немного схалтурил и компилил библиотеки в GUI compxlib

 

И код макроса получился

  
#[Library]
vmap std C:/modeltech_6.4/std
vmap ieee C:/modeltech_6.4/ieee
vmap verilog C:/modeltech_6.4/verilog
vmap vital2000 C:/modeltech_6.4/vital2000
vmap std_developerskit C:/modeltech_6.4/std_developerskit
vmap synopsys C:/modeltech_6.4/synopsys
vmap modelsim_lib C:/modeltech_6.4/modelsim_lib
vmap sv_std C:/modeltech_6.4/sv_std
vmap mtiAvm C:/modeltech_6.4/avm
vmap mtiOvm C:/modeltech_6.4/ovm
vmap mtiUPF C:/modeltech_6.4/upf_lib
#vmap mtiPA C:/modeltech_6.4/pa_lib
vmap floatfixlib C:/modeltech_6.4/floatfixlib
#
# ISE v10.1
vmap secureip C:/Xilinx/10.1/ISE/verilog/mti_se/secureip
vmap unisims_ver C:/Xilinx/10.1/ISE/verilog/mti_se/unisims_ver
vmap simprims_ver C:/Xilinx/10.1/ISE/verilog/mti_se/simprims_ver
vmap unimacro_ver C:/Xilinx/10.1/ISE/verilog/mti_se/unimacro_ver
vmap xilinxcorelib_ver C:/Xilinx/10.1/ISE/verilog/mti_se/XilinxCoreLib_ver
#

[Putnik 0]

Интересует опыт работы с корками от Xilinx,

где-же я лажаю?

 

Итак беру корку - RGB to YCrCb Color-Space Converter v1.0

 

в соответствии с даташитом на нее генерю ngc, получаю 3 штуки ее нетлиста, всеми способами какие описаны в этой теме ранее, симулирую их с тестовыми воздействиями из даташита

и получаю во всех 3-х случаях одинаковую картинку, не похожую в месте выходных сигналов на предполагаемую по Data Sheet :(

в левой части картинки входные сигналы полностью повторяют сигналы с 1-й картинки