[Putnik 0]

Может кто сталкивался с подобным.. :rolleyes:

Суть проблемы: большой проект, много модулей, использовал для отладки на кристале модуль ila из chipscope, с разрядностью входной шины 96, 84 и 64 бита. и глубиной 4096. Проблем не было.

Проект немного изменялся кроме модуля sensor_cntrl.

 

Но сейчас при подключении модуля ila в модуле с фильтрацией sensor_cntrl(фактически просто раскоментировал старый ila) следующая проблема -

 

На этапе Place&Route кроме нескольких варнингов "PAR will not attempt to route this signal." к месту, возникает число таких же варнингов (например:Par:288 - The signal u_sensor_cntrl/ila32_256/U0/I_NO_D.U_ILA/U_G1.U_CAPCTRL/I_SRLT_EQ_1.U_NS1/I_NOLUT6.I_SRL_T1.UF_CFGLUT5/iO<0> has no load. PAR will not attempt to route this signal.) пропорциональных разрядности ila. после чего проект разводится и работает но без chipscope.

При подключении ila84 или ila64 в других модулях chipscope работает.

 

что пробовал:

- уменьшил разрядность ila до 32 и глубину до 256

- в настройках Advanced Map поставил галку - Allow logic Optimization Across Hierarchy - разрешение оптимизации логики не по модулям

- пробовал другие настройки Implementation..

не помогает :(

[Putnik 0]

вопрос снимается,

косяк был в неправильном имени клока подключенном в ila,

надо лучше варнинги синтезатора читать