[des00 25]

Верилог я ни в коей мере не хаю (упаси боже - я же писал не дай бог в такую полемику ввязаться), тем более что это любимая приблуда в США.

в таком случае, я понимаю что эту фразу

я тоже считаю, что вшдл лучше для абстрагирования и моделирования и в тоже время позволяет последовательно переходить от абстрактного уровня к уровню модели транзакций шин идалее до rtl

вы писали в азарте и не затрагивая SV, относительно которого вы явно не в курсе темы.

не имеет смысл менять перфоратор бош на перфоратор хитачи, пока не исчерпаны возможности перфоратора бош при неоспоримом и явном преимуществе последнего над первым придется менять ))

В том то и дело, я рекомендую вам хотя бы ознакомиться какие преимущества есть у SV, до того как делать заявления подобные вашему. И тем более ссылаться на устаревшие материалы авторов.

[vugluskr 0]

в таком случае, я понимаю что эту фразу

 

вы писали в азарте и не затрагивая SV, относительно которого вы явно не в курсе темы.

 

В том то и дело, я рекомендую вам хотя бы ознакомиться какие преимущества есть у SV, до того как делать заявления подобные вашему. И тем более ссылаться на устаревшие материалы авторов.

 

знакомится по возможности конечно же нужно со всем и бегло верилоговские файлы читать не проблема, но чтобы понять глубоко возможности языка нужно очень и очень много трудиться и ошибаться. Ясно дело это не делается за месяц. Ну вот смотрите, лучше просто привести пример, я же выше несколькими строками дал одно из многочисленных решений поставленной задачи, почему бы просто не показать примером (кода) как бы это решалось верилогом. Просто сравнив семантику я либо прикину бош - лучше хитачи, бош=хитачи ... или ударю себя ладонью по лбу и заору - как я мог ошибаться столько лет и на обеде материться с сторонниками того или иного языка (понятно в какой команде я был)

 

в таком случае, я понимаю что эту фразу

 

вы писали в азарте и не затрагивая SV, относительно которого вы явно не в курсе темы.

 

В том то и дело, я рекомендую вам хотя бы ознакомиться какие преимущества есть у SV, до того как делать заявления подобные вашему. И тем более ссылаться на устаревшие материалы авторов.

 

хотя я еще раз подчеркну на многообразие языков и программирования и конфигугрирования я смотрую бесчувственно и рационально, но не надо забывать о времени, данном на реализацию проекта и времени изучения инструментария и методологии проектирования. Конечно же всегда нужно стремиться к пику технологии и методологии, но аксиома проста - инженер обречен на отставание, т.к. он отличается от студента тем, что у него все основное время съедает разработка, а в СССР даже нет понятия времени переучивания... Представляете опаздываешь по сдаче проекта на пару месяцев и пишешь объяснительную заказчику - я тут инструментарий изучал новый, так что подождите еще немного

 

в таком случае, я понимаю что эту фразу

 

вы писали в азарте и не затрагивая SV, относительно которого вы явно не в курсе темы.

 

В том то и дело, я рекомендую вам хотя бы ознакомиться какие преимущества есть у SV, до того как делать заявления подобные вашему. И тем более ссылаться на устаревшие материалы авторов.

 

более того насчет SV я не то что не в курсе, а не вкурсе в квадрате.

 

знакомится по возможности конечно же нужно со всем и бегло верилоговские файлы читать не проблема, но чтобы понять глубоко возможности языка нужно очень и очень много трудиться и ошибаться. Ясно дело это не делается за месяц. Ну вот смотрите, лучше просто привести пример, я же выше несколькими строками дал одно из многочисленных решений поставленной задачи, почему бы просто не показать примером (кода) как бы это решалось верилогом. Просто сравнив семантику я либо прикину бош - лучше хитачи, бош=хитачи ... или ударю себя ладонью по лбу и заору - как я мог ошибаться столько лет и на обеде материться с сторонниками того или иного языка (понятно в какой команде я был)

 

 

 

хотя я еще раз подчеркну на многообразие языков и программирования и конфигугрирования я смотрую бесчувственно и рационально, но не надо забывать о времени, данном на реализацию проекта и времени изучения инструментария и методологии проектирования. Конечно же всегда нужно стремиться к пику технологии и методологии, но аксиома проста - инженер обречен на отставание, т.к. он отличается от студента тем, что у него все основное время съедает разработка, а в СССР даже нет понятия времени переучивания... Представляете опаздываешь по сдаче проекта на пару месяцев и пишешь объяснительную заказчику - я тут инструментарий изучал новый, так что подождите еще немного

 

 

 

 

 

более того насчет SV я не то что не в курсе, а не вкурсе в квадрате.

 

ладно начну первым примеры приводить:

SV

module main;

initial

begin

$display("Hello world!");

$finish;

end

endmodule

 

 

VHDL

report "Hello world"

 

 

мне показалось, что SV это надстройка, позволяющая перекрыть уже имеющиеся в ВШДЛ возможности

Изменено 27 января, 2010 пользователем vugluskr

[Vadim 0]

vugluskr, судя по всему, Вам таки удалось добиться своего и развязать холиварчик несмотря на миролюбивые заявления о нежелании вступать в полемику. Совсем необязательно было повторно мне отвечать и приводить устаревшие цитаты. Я на это не ведусь :)

[vugluskr 0]

vugluskr, судя по всему, Вам таки удалось добиться своего и развязать холиварчик несмотря на миролюбивые заявления о нежелании вступать в полемику. Совсем необязательно было повторно мне отвечать и приводить устаревшие цитаты. Я на это не ведусь :)

видит, Бог, я этого не хотел и не хочу.... хотя как-то вот сами эти разговоры всегда всплывают, ну это и правильно инженеры должны делиться опытом, хотя всетаки тема ветки меня много сильнее интересует, чем извечные проблемы выбора инструментов и классности того или иного языка. Это бесполезно так же как обсуждения чей факультет и университет лучше, главное чтобы инженер был толковым )) Так же и тут главное чтобы продукт разрабатывался и работал хорошо

 

 

Хотя вот есть "пугающее" VHDLlovers из книги по SV

And with the many capabilities avail-

able in SystemVerilog not available in VHDL, there are no longer

any technical reasons to use VHDL1

Изменено 27 января, 2010 пользователем vugluskr

[Des333 0]

vugluskr:

 

Я думаю, Вам лучше всего бегло просмотреть стандарт SV, чтобы увидеть его возможности,

и понять, интересуют они Вас или нет.

 

А примеры типа:

$display("Hello world!");

не особо интересны - такие примитивные вещи, естественно, есть и там и там.

Изменено 27 января, 2010 пользователем des333

[vugluskr 0]

vugluskr:

 

Я думаю, Вам лучше всего бегло просмотреть стандарт SV, чтобы увидеть его возможности,

и понять, интересуют они Вас или нет.

 

А примеры типа:

$display("Hello world!");

не особо интересны - такие примитивные вещи, естественно, есть и там и там.

 

да действительно, сижу читаю, судя по тому, что читаю может заинтересовать.... хм, правда тут же на форуме выловил инфу, что для полноты ощущений нужна квеста. Господа действительно ли чтобы получить все прелести СВ модел нужно на квесту менять?

 

да слов нет, написано красиво.... я в свое времякогда выбирал на что сесть на VHDL or Verilog читал книженцию и по тому и по тому, в той которая по ВШДЛ сразу было написано, что верилог - хрень и не позволит вам писать абстрактые модели. Посему верилоговскую книженцию прочел для самоуспокоения и подсел на вшдл.... Съел таблетку для имунитета к словам верилог. Но SV это даже не язык проектирования, а язык веривикации - круто, но за день за два за три -четыре - месяц его не освоишь (это из серии програмирую на всем изучу С за три дня).

Изменено 27 января, 2010 пользователем vugluskr

[dvladim 0]

отвечу честно - пытаюсь избегать всего где есть слово verilog, единственное от чего не могу отвязаться это то, что некоторые производители (like Micron), делают модели на верилоге, посему работаю в смешанном режиме. Да по планете много чего шагает )) и знать всего не точно не стыдно, а и не нужно, я считаю что нету такой задачи, которую не выполнить с помощью vhdl. Вот если говорить в плоскости задачи этой ветки, чем верилог или системверилог лучше вшдл? Ведь получилось же вшдл-ем задачку то решить

Это и есть решение вопроса через известное место. В верилоге $setuphold тоже можно сделать без блока specify, и я даже делал такое, но это было из-за использования Icarus Verilog, который specify не поддерживает.

А так как вам требуется не только написать модель, но и проверять соотношения между сигналами, то лучше сразу смотреть на СВ.

[vugluskr 0]

Это и есть решение вопроса через известное место.

не понял контекста, что именно через одно место? mixed language или модели на вшдл?

[Des333 0]

да действительно, сижу читаю, судя по тому, что читаю может заинтересовать.... хм, правда тут же на форуме выловил инфу, что для полноты ощущений нужна квеста. Господа действительно ли чтобы получить все прелести СВ модел нужно на квесту менять?

Правда.

 

 

Вот, посмотрите описание функциональности Modelsim и Questa:

 

http://modelsim.s3.amazonaws.com/modelsim-comparison.pdf

 

http://www.mentor.com/products/fv/questa/u..._comparison.pdf

 

 

 

 

У Квесты есть такой пункт, как "SystemVerilog IEEE1800 Verification", а у Моделсим только "SystemVerilog Design".

 

 

 

 

да слов нет, написано красиво....

 

Ну так - зря советовать не станем.  :)

 

 

 

 

Но SV это даже не язык проектирования, а язык веривикации - круто, но за день за два за три -четыре - месяц его не освоишь (это из серии програмирую на всем изучу С за три дня).

 

Это Вы зря! За месяц-два упорного труда можно достаточно много освоить.

 

Гуру, конечно, не станете, но для верификации несложных вещей хватит.

 

 

 

 

Тем более существует этот форум - если что, тут помогут!  :)

[vugluskr 0]

Правда.

 

 

Вот, посмотрите описание функциональности Modelsim и Questa:

 

http://modelsim.s3.amazonaws.com/modelsim-comparison.pdf

 

http://www.mentor.com/products/fv/questa/u..._comparison.pdf

 

 

 

 

У Квесты есть такой пункт, как "SystemVerilog IEEE1800 Verification", а у Моделсим только "SystemVerilog Design".

 

 

 

 

 

 

Ну так - зря советовать не станем.  :)

 

 

 

 

 

 

Это Вы зря! За месяц-два упорного труда можно достаточно много освоить.

 

Гуру, конечно, не станете, но для верификации несложных вещей хватит.

 

 

 

 

Тем более существует этот форум - если что, тут помогут!  :)

благодарю за развернутый и конкретный ответ

[Builder 1]

вроде вот так получается, кто как реализовал бы?

---------------------------------- TWO WIRE INTERFACE TIMING CONTROL

Я так понял разрулили задачу на VHDL?

Если что, то я-бы ещё посмотрел модели памяти от микрона, там что на Verilog что на VHDL стоят проверки времянки,

посмотрите как они это делают. Сам в VHDL мало програмлю, больше посуществу не знаю.

[vugluskr 0]

Я так понял разрулили задачу на VHDL?

Если что, то я-бы ещё посмотрел модели памяти от микрона, там что на Verilog что на VHDL стоят проверки времянки,

посмотрите как они это делают. Сам в VHDL мало програмлю, больше посуществу не знаю.

да разрулил - спасибо, первое что пришло в голову это как раз модели памяти от микрона (давно с ними работаю), правда они только на vhdl

А методику я применил стандартную (хотя она мне кажется громоздкой) это контроль за атрибуами сигналов и их соотношениями

[Builder 1]

пришло в голову это как раз модели памяти от микрона (давно с ними работаю), правда они только на vhdl

Ничего подобного, есть и на Verilog, может не для всех типов памяти, но есть.

[vugluskr 0]

Ничего подобного, есть и на Verilog, может не для всех типов памяти, но есть.

это я туплю - они как раз все на verilog, из-за этого не могу добиться красоты во единстве :05:

[Builder 1]

это я туплю - они как раз все на verilog, из-за этого не могу добиться красоты во единстве :05:

Возможно они перестали на VHDL делать, у меня в старых проектах на память VHDL модель точно есть, где брал - не помню, т.к. сейчас на Verilog в основном...