[paskal 1]

Нужно цифровой клок около 30 МГц поделить на 2.5 (из 30 должно получится 12 МГц).

Т.е. если сигнал на входе:

┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌┐┌

┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘└┘

То на выходе надо получить:

┌────┐.........┌────┐.........┌────┐.........┌

┘.........└────┘.........└────┘.........└────┘

 

Желательно сделать на стандартной логике 1554, хотя в крайнем случае можно на ПЛИС. Помогите придумать схему попроще, чтоб микросхем не слишком много получалось.

[Vishv 0]

Ну если попроще - то примерно так:

1. Формируете короткие стробы (одновибратором) по обоим фронтам клока получаете стробы с частотой 60 МГц

2. Получившиеся стробы делите на счетчике на 5 - получаете 12 МГц.

Предупреждаю сразу - о точности фазовых соотношений с исходным клоком можно забыть.

Логика 1554 должна потянуть.

[paskal 1]

Предупреждаю сразу - о точности фазовых соотношений с исходным клоком можно забыть.

Логика 1554 должна потянуть.

Насколько я понял - эта точность не хуже пол-периода исходного сигнала? Но тогда для полученного это будет уже 1/5 периода, что не так уж плохо. Для тактирования AVR думаю сойдет.

[=AK= 18]

Нужно цифровой клок около 30 МГц поделить на 2.5 (из 30 должно получится 12 МГц).

Умножить частоту на 2 и поделить на 5. Или умножить на 4 и поделить на 10. И т.д.

 

Желательно сделать на стандартной логике 1554, хотя в крайнем случае можно на ПЛИС. Помогите придумать схему попроще, чтоб микросхем не слишком много получалось.

Ищите специализированные чипы у National Semiconductors, Analog devices, Texas Instruments, Cypress, и т.д. Таких чипов много, поэтому придется потратить время, чтобы выбрать наиболее подходящий под вашу задачу.

[jam 0]

Нужно цифровой клок около 30 МГц поделить на 2.5 (из 30 должно получится 12 МГц).

Если мне память не изменяет, такая схема была в книжке "Handbuch TTL und СMOS " Eberhard Kuehn - но сейчас у меня её нету и в сети тоже не видно, помню, что там два тригера и логика.

[marti 0]

Vishv внятно объяснил что к чему. и фатерляндский язык для чтения "Handbuch TTL und СMOS можно не учить.

[СветLANa 0]

Как умножить на два...

http://www.vt1.ru/mc/57.html

[тау 29]

счетчик 74AC193 поставьте и резистор 150 Ом.

Приведенная схема на 3 мГц. А у Вас больше.

ежели чё- я не виноват, Это просто мысли вслух.

[MrYuran 29]

А можно ничего не умножать, а просто учесть, что передний фронт новой частоты ставится по переднему входной, а задний - по заднему.

Это если симметричный меандр нужен. А если не обязательно - тогда ещё проще.

Положительный импульс - 2 такта, нулевой - три.

Или наоборот.

Конечно, проще как сказали раньше (в том смысле, что мозг напрягать не надо), однако 60МГц на советской логике - это экстрим.

Да и 30 не подарок. Вот на плисах - запросто.

[sazh 8]

Желательно сделать на стандартной логике 1554, хотя в крайнем случае можно на ПЛИС. Помогите придумать схему попроще, чтоб микросхем не слишком много получалось.

 

В поисковике поискать. Но это не хорошо. В разделе программируемой логики можно поискать. Сколько копий обломано.

UnusualClockDeviders.zip

[dimka76 63]

А можно ничего не умножать, а просто учесть, что передний фронт новой частоты ставится по переднему входной, а задний - по заднему.

Это если симметричный меандр нужен. А если не обязательно - тогда ещё проще.

Положительный импульс - 2 такта, нулевой - три.

 

Так вы поделите на 5, а надо на 2.5.

Если подкорректировать вашу идею, то надо так: положительный импульс - 2 фронта, нулевой - три.

[MrYuran 29]

Так вы поделите на 5, а надо на 2.5.

Сорри, я на приложенную картинку посмотрел.

А ведь там действительно на 5 делится!

[paskal 1]

Прикрепленный файл UnusualClockDeviders.zip ( 31.78 килобайт )

Вот это самый подходящий вариант, а то умножать до 60 МГц, да еще короткими пичками выглядит слишком жестоко. Я и сам уже начал изобретать нечто подобное, но у меня слишком сложно получилось.

 

Сорри, я на приложенную картинку посмотрел.

А ведь там действительно на 5 делится!

Да, тут я неправ, на картинке деление на 5 нарисовал по ошибке.

[Mike 0]

Можно использовать исключающее ИЛИ, т.е. надо в зависимости ит состояния делящих тригеров поменять полярность управляющего импульса на входе, подав "1"на один вход исключающего ИЛИ и такты на другой, а в следующем состоянии нодать "0", когдато я так делал делитель на 1.5 думаю что на 2.5 не сложнее.

[st232bd 0]

В любом случае фронт дрожать будет, с точностью до ассиметрии входного меандра, и разброса задержек элементов. В 74 серии для этой цели микросхема есть, пролистайте датабуку на 74HC/HCT4046A (SN74LV4046 пошустрее, но texas поленился схему включения нарисовать). Пару резисторов и конденсаторов навесить, и счётчики добавить.

 

Если можно плис использовать и выходная ассиметрия допустима, кроме FPGA со встроенными синтезаторами есть Xilinx CoolRunner CPLD, малюпусенькие с DDR триггерами, остается делитель на 5 собрать, типа закольцованного сдвигового регистра 5 битного с 2 установленными битами например.