[troll80 0]

насчет всего кода , пока ничего не могу сказать.в этой фирме недавно работаю.еще не все здешние порядки знаю...могут по ушам дать.

[full41 0]

Тогда делай как посоветовали раньше перенеси код проекта в Quartus2, и на основе микросхемы cyclon создай проект! После компиляции смотри какие предупреждения выводит!=))

[troll80 0]

Квартус сьел нормально.... не чего не сказал почти, в итоговом сообщении.

в квартусе как можно посмотреть наличие регистров и проводов..не подскажите?

[full41 0]

Общая статистика использованных регистров, и выводов выводиться в окне при самой компиляции! А для просмотра что получилось вообще есть RTL просмоторшик, который показывает что вы написали. И есть techology Map показывает что создал сам компилятор!!

Находится

RTL просмоторшик (Tools --> Netlist viewers --> RTL viewers)

techology Map (Tools --> Netlist viewers --> techology Map viewers)

[troll80 0]

да..тут есть они.наверно это какой то глюк макс плюса.

[troll80 0]

если кому интерессно..то я нашел "ошибку"..там так было

определялся регистр

reg [7:0] TR;

потом примерно так..

always @(posedge CLK or negedge CLR)
begin
if(CLR==0)
  TR[0] <=1'b0;
else
TR[0] <= ....
end
always @(posedge CLK or negedge CLR)
begin
if(CLR==0)
  TR[1] <=1'b0;
else
TR[1] <= ....
end
...
always @(posedge CLK or negedge CLR)
begin
if(CLR==0)
  TR[7] <=1'b0;
else
TR[7] <= ....
end

при преределывании в одном блоке always все встало на свои места...т.е.

always @(posedge CLK or negedge CLR)
begin
if(CLR ==0)
  TR[7:0] <= 8'b0;
else
TR[0] <=...
TR[1] <=...
...
TR[7] <=...
end

[dvladim 0]

О как. Ну это исключительно глюк Макса. С точки зрения верилога ошибок нет.

[sazh 3]

если кому интерессно..то я нашел "ошибку"..там так было

определялся регистр

reg [7:0] TR;

потом примерно так..

при преределывании в одном блоке always все встало на свои места...т.е.

 

Нет там никакой ошибки. И с максом тоже все в порядке.

А добились Вы только одного - функционально другой реализации Вашего проекта.

[Sefo 0]

Нет там никакой ошибки. И с максом тоже все в порядке.

А добились Вы только одного - функционально другой реализации Вашего проекта.

 

Поясните, пожалуйста, в чем тут другая функциональность?

[sazh 3]

Поясните, пожалуйста, в чем тут другая функциональность?

Формирование разрядов так называемого reg [7:0] TR отличаются друг от друга.

По сути есть триггера как с синхронным сетом в 1, так и асинхронным clr в 0.

По сути tr желательно было бы создать из описания 8 отдельно описываемых триггеров assign tr = {a, b, c, и т.д.}

В любом случае, если 7 из 8 разрядов реально нет, значит макс считает, что они не нужны. Он ведь умнее меня.

А если они вдруг появились, значит и схема другая, отличная от.

[Des333 0]

Формирование разрядов так называемого reg [7:0] TR отличаются друг от друга.

По сути есть триггера как с синхронным сетом в 1, так и асинхронным clr в 0.

Это если смотреть пост автора под номеров 10.

 

А в посте № 21 функциональность обоих вариантов одинаковая.

[troll80 0]

да с точки зрения верилога ошибок нет. а так..много времени потерял.интересно много ли еще таких "закорючек", встретится..

[Shivers 0]

Синтезатор всегда удаляет избыточность. Если нет прямых путей от reg [7:0] TR до одного из пинов микросхемы, то макс/квартус их выбросит - весь регистр, или отдельные разряды, смотря что избыточно.

Это обычная проблема при заведении тестовых счетчиков при отладке, я их обычно завожу в регистровое пространство устройства, тогда синтезатор ихне выбрасывает. Либо, вывожу через & на один из неиспользуемых выводов ПЛИС.

 

В любом случае, надо копать исходник, там обязана быть избыточность. (самому копать лень, сорри)