[imiron13 0]

Вроде с точки зрения схемотехники никаких преступлений не совершаю, а ISE на меня ругается.

Объясните плиз причину запретов и как надо поступать в таких ситуациях.

Первое ругательство - нельзя подключать к выходному маркеру только некоторые из линий шины.

Второе - линия не может быть подключена к входному и выходному маркеру одновременно.

[Beby 8]

А всё это потому, уважаемый, что Вы поленились вставить IBUF (BUFG) и OBUF.

[imiron13 0]

А всё это потому, уважаемый, что Вы поленились вставить IBUF (BUFG) и OBUF.

Ну да, но если схема - блок и, например, его выводы подключаются к другим блокам,

а не к выводам самой ПЛИС, то зачем тогда IBUF,OBUF?

[Beby 8]

Ну да, но если схема - блок и, например, его выводы подключаются к другим блокам,

а не к выводам самой ПЛИС, то зачем тогда IBUF,OBUF?

Э-хе-хе... Да когда же Вы думать начнёте ??? (а главное писать на языке, тогда и станет понятно почему и что именно нельзя делать).

Первый случай - английским по синему написано, что: ну никак нельзя сделать IO маркер - фрагмент (!) шины - это не ляжет в языковое описание. Лечится очень просто: D(7) заводиться на BUF (просто BUF, не I и не O) и подключается к нему другой маркер, например D7.

Второй случай: ну как Вы себе представляете описание в текстовом виде - сигнал FRef зашел и тут же вышел, с тем же самым названием (FRef) - бред... А если сигнал надо вывесит с другим названием, то тогда имеет место присвоение FRef_Out <= FRef - что на схеме изображается в виде элемента BUF, на входе которого FRef, а на выходе FRef_Out.

 

И вообще прочитайте сначала Library Guide (весь !), сделайте Quick Start...

[imiron13 0]

Э-хе-хе... Да когда же Вы думать начнёте ??? (а главное писать на языке, тогда и станет понятно почему и что именно нельзя делать).

Первый случай - английским по синему написано, что: ну никак нельзя сделать IO маркер - фрагмент (!) шины - это не ляжет в языковое описание. Лечится очень просто: D(7) заводиться на BUF (просто BUF, не I и не O) и подключается к нему другой маркер, например D7.

Второй случай: ну как Вы себе представляете описание в текстовом виде - сигнал FRef зашел и тут же вышел, с тем же самым названием (FRef) - бред... А если сигнал надо вывесит с другим названием, то тогда имеет место присвоение FRef_Out <= FRef - что на схеме изображается в виде элемента BUF, на входе которого FRef, а на выходе FRef_Out.

 

И вообще прочитайте сначала Library Guide (весь !), сделайте Quick Start...

Все-таки хотелось бы еще вытянуть из вас информацию о том, что же такое BUF, кроме того, что он

позволяет давать частям линии разные имена. В справке написана по этому поводу гениальная фраза:

BUF is a general purpose, non-inverting buffer.

 

P.S. Я надеюсь, совет прочитать (весь !) Library Guide был просто безобидной издевкой). Там же 1100 страниц.

Я пока не готов на такие подвиги...Ну и зачем уж так удивляться глупости вопросов. Нормальный процесс.

Можно конечно и по мануалам разобраться, но что плохого в том, чтобы у людей объяснения спросить?

[des00 25]

Можно конечно и по мануалам разобраться, но что плохого в том, чтобы у людей объяснения спросить?

 

Форум завален вопросами, ответы на которые ищутся в документации и с помощью логики здравого смысла. А теперь поставте себя на место людей, которые отвечают на такие вопросы (хотя первая реакция на такой вопрос пропустить его), сразу поймете что в этом плохого.

[Beby 8]

В справке написана по этому поводу гениальная фраза:

BUF is a general purpose, non-inverting buffer.

Да действительно всё правильно написано... надо только читать да конца:

In Spartan-II, Spartan-IIE, Spartan-3, Virtex, Virtex-E, Virtex-II, Virtex-II Pro, and Virtex-II Pro X, BUF is usually not necessary and is removed by the partitioning software (MAP).

 

In XC9500/XV/XL, CoolRunner XPLA3, and CoolRunner-II, BUF is usually removed, unless you inhibit optimization by applying the OPT=OFF attribute to the BUF symbol.

 

А чтобы не задавать глупых вопросов, рисуете схему (лучше, конечно, писать на языке - тогда отпадает ряд вопросов... и появляются новые) с интересующим Вас элементом, компилируете прошивочку и запускаете FPGA Editor ! И, о чудо, в нём всё видно: какие опции и у каких элементов стоят, как и куда разведены трассы, во что превратилась Ваша схема. Для полноценного самообучения лучше метода посоветовать не могу, если, конечно, Вы не хотите быть серой посредственностью.

 

P.S. Я надеюсь, совет прочитать (весь !) Library Guide был просто безобидной издевкой). Там же 1100 страниц. Я пока не готов на такие подвиги...

А зря. Опять таки, возникает вопрос: а Вы действительно хотите научиться работать с ПЛИС ? Или просто надо сделать несколько лаб. и забыть, как страшный сон.

Суда по количеству страниц в lib.pdf Вы пользуете ISE от 8.1 до 9.2 (у них одинаковый Lib Guide), а же надеялся, что Вы пользуете более современную среду, в них Lib Guide'ы разделены по конкретным семействам ПЛИС, и соответственно не содержат лишних элементов, а значит заметно меньше.

 

Ну и зачем уж так удивляться глупости вопросов. Нормальный процесс. Можно конечно и по мануалам разобраться, но что плохого в том, чтобы у людей объяснения спросить?

При нормальном процессе, люди сначала думают, потом читают (в т.ч. и Manual’ы), и потом еще раз думают, а только после этого спрашивают. Несоблюдения этого процесса наводит на нехорошие мысли.

Обычно (т.е. не на начало семестра), на этом форуме серьёзные люди обсуждают методы и принципы построения серьезных схем. Не менее 10% этих схем отвечает за обороноспособность наших стран (России, Белоруссии, Украины и пр.). А Вы отвлекаете серьёзных людей от их тяжких дум... (хорошо, что я сейчас разрабатываю системы безопасности всего лишь для железной дороги, а не для АЭС (как раньше) - вот и выкроил время ответить).

 

Форум завален вопросами, ответы на которые ищутся в документации и с помощью логики здравого смысла. А теперь поставте себя на место людей, которые отвечают на такие вопросы (хотя первая реакция на такой вопрос пропустить его), сразу поймете что в этом плохого.

Полностью согласен. Наверное, студиозы добрались до лабораторных работ.

 

Все-таки хотелось бы еще вытянуть из вас информацию о том, что же такое BUF, кроме того, что онпозволяет давать частям линии разные имена

Запустите FPGA Editor и всё увидите сами... Конечно, прийдётся немного подумать.

[imiron13 0]

Ладно, буду читать. Извиняйте все, кого оторвал от тяжких дум. А вообще, чтобы не захламлять форум,

и не отвлекать серьезных людей, можно было бы создать отдельную ветку для студентов. Всем было бы проще.

[disel 0]

можно было бы создать отдельную ветку для студентов. Всем было бы проще.

 

http://electronix.ru/forum/index.php?showforum=134

[kst 0]

А Вы отвлекаете серьёзных людей от их тяжких дум...

Вспоминается анекдот про студента, который помешал разговору двух профессоров... "значит, кладу я ее ноги себе на плечи..."

В порядке офф. Звиняйте, не выдержал :)