[SM 0]

не совсем так, при синхронизации из IOD в DxD д.б. закрыт DxD, IOD сам его откроет. не могу понять зачем это :(

Тааак.... Начинается... У меня IOD на одном компе, там нет DxD. А DxD на другом - там нет IOD. Такой раскордаж временный, из-за отсутствия линуксового IOD. Интересно, оно вообще получится так синхронизироваться? Я еще не успел попробовать синхронизацию.

 

 

А подправление .dev-файла руками на тему добавления типа PLLDIFF к нужным мне пинам сработало. Осталось таки въехать, можно ли задать такое правило свопа, навроде "цепь INCK должна быть подключена к пинам типа PLLDIFF, а цепь IN к пинам типа DIFF, и они обе обязаны быть в одном банке, но все равно в каком."

[fill 2]

Тааак.... Начинается... У меня IOD на одном компе, там нет DxD. А DxD на другом - там нет IOD. Такой раскордаж временный, из-за отсутствия линуксового IOD. Интересно, оно вообще получится так синхронизироваться? Я еще не успел попробовать синхронизацию.

 

Скорее всего неполучится, т.к. при экспорте из IOD запускается DxD для выполнения действий по генерированию подсхемы в проекте. Аннотация идет через схему. IOD<-->DxD<-->Exp

[SM 0]

Ну я все же надеюсь, что он генерирует какой-то скрипт, который потом выполняется в DxD. Если так - то можно попытаться его, скрипт, подсунуть вручную. А если нет - то можно попытаться обмануть всех сразу, сделав запуск DxD через rsh или ssh, чтобы IOD думал, что запускает локально, а не самом деле удаленно.

 

А вообще конечно жаль, что ментор не думает о том, что с одним проектом может работать несколько человек в разных программах (LM, IOD, DxD, Exp) из разных мест.

[Inpharh 0]

:bb-offtopic: Подскажите есть ли что-то похожее на IOD для микропроцессоров или может бывают библиотеки микропроцессоров для IOD?

[fill 2]

:bb-offtopic: Подскажите есть ли что-то похожее на IOD для микропроцессоров или может бывают библиотеки микропроцессоров для IOD?

 

Готовые библиотеки врядли, а работать с ASIC уже можно - изучайте iod_asic_user.pdf

 

Ну я все же надеюсь, что он генерирует какой-то скрипт, который потом выполняется в DxD. Если так - то можно попытаться его, скрипт, подсунуть вручную. А если нет - то можно попытаться обмануть всех сразу, сделав запуск DxD через rsh или ssh, чтобы IOD думал, что запускает локально, а не самом деле удаленно.

 

А вообще конечно жаль, что ментор не думает о том, что с одним проектом может работать несколько человек в разных программах (LM, IOD, DxD, Exp) из разных мест.

 

При экспорте в окне консоли написано:

idxdesigner C:/MentorGraphics/IOD8.0/IODesigner/dxdesigner/rundxd.vbs C:/Demonstrations/Vidar_WG/Vidar_WG.prj FPGA_Controller_top 1

 

В Preferences>Paths указание где лежит DxD.

 

В iod_fpga_user.pdf описание TCL команд.

[Inpharh 0]

работать с ASIC уже можно - изучайте iod_asic_user.pdf

А где взять?

[fill 2]

А где взять?

 

C:\MentorGraphics\IOD8.0\docs\pdfdocs\

 

А подправление .dev-файла руками на тему добавления типа PLLDIFF к нужным мне пинам сработало. Осталось таки въехать, можно ли задать такое правило свопа, навроде "цепь INCK должна быть подключена к пинам типа PLLDIFF, а цепь IN к пинам типа DIFF, и они обе обязаны быть в одном банке, но все равно в каком."

 

"цепь INCK должна быть подключена к пинам типа PLLDIFF, а цепь IN к пинам типа DIFF," без проблем задается в Rule_Editor.

А вот обязаны быть в одном банке трудно реализуемо, т.к. правила проверяются интерактивно и тогда получается что сигналы можно будет размещать только одновременно - иначе сразу получается нарушение.

Хотя если привязать их в правиле к одному VREF, то можно в принципе и это организовать.

[LV26 0]

поэтому это Я буду в декларативном порядке сообщать программисту какие сигналы на каких ножках будут, а не ОН мне. Т.к. ему это фиолетово, а мне на плате - нет. Случай с DDR модулем немного другой, но там тоже от программиста немного зависит.

 

Ему ("программисту", как Вы его называете) это абсолютно НЕ фиолетово. Т.к. есть куча проектов, где идет привязка

к определенным контактам. Причем, не всегда эти контакты распределяет разработчик FPGA, они могут быть сгенерированы

автоматически для удовлетворения времменых параметров (например, Xilinx Coregen формирует достаточно сложный файл ограничений дял PCI ядра, в том числе и для пинов). И Ваше общение с разработчиком должно быть итеративным. Просто может оказаться так, что из-за Вашей разводки проект в FPGA будет нерабочим... и как Вы думаете, кому дадут пинка? :-)

 

-- Успехов

[baken 0]

Вопрос к fill, есть ли возможность генерировать символы с помощью скриптов, так, как возможно в DC. Сейчас получается двойной путь, если речь идет о символе пользователя. Сначала генерируем символ из текста в slb, затем импортируется в DC, и наконец транслируется в DxD. Есть ли такая возможность сгенерировать свой символ из текста в IOD, чтобы потом перенести его в DXD. Возможно вопрос глупый, с IOD не работал, поэтому и прошу направить.

Изменено 18 сентября, 2009 пользователем baken

[fill 2]

Вопрос к fill, есть ли возможность генерировать символы с помощью скриптов, так, как возможно в DC. Сейчас получается двойной путь, если речь идет о символе пользователя. Сначала генерируем символ из текста в slb, затем импортируется в DC, и наконец транслируется в DxD. Есть ли такая возможность сгенерировать свой символ из текста в IOD, чтобы потом перенести его в DXD. Возможно вопрос глупый, с IOD не работал, поэтому и прошу направить.

 

Более подробно что за скрипты вы используете, т.е. вы получаете на выходе символ с нужно графикой?

 

Вот вам предмет для изучения

[baken 0]

Более подробно что за скрипты вы используете, т.е. вы получаете на выходе символ с нужно графикой?

Вот вам предмет для изучения

 

Самописные бат файлы для генерации символов с помощью acmaker. Посмотрел видео, как все просто. Спасибо.

[Frederic 0]

думаю вопрос по теме IOD7.4

1.четыре листа Design1 имеют нормальный вид, для ПЛИС в Bloks - табличный.

Решение д.б. простое (раньше же был нормальный вид, но где то и что то нажал).

Как вернуть к нормальному виду ПЛИС ?

 

2.при экспорте ucf файла при наличие сигналов содержащих # ( AOE#; ARE#; AWE#) происходит дописывание данных сигналов в конец файла при каждом экспортирование. В хелпе не нашел запрета на использование данного знака :(

[fill 2]

думаю вопрос по теме IOD7.4

1.четыре листа Design1 имеют нормальный вид, для ПЛИС в Bloks - табличный.

Решение д.б. простое (раньше же был нормальный вид, но где то и что то нажал).

Как вернуть к нормальному виду ПЛИС ?

 

Мог или сделать экспорт из IOD в виде ICT или изменил внутри DxD (навигатор ПКМ>Change_to_ICT). Новый экспорт Shematic приведет в схемный вид.

[fill 2]

Он остался отдельным - ведь его можно использовать не только с Expedition. Просто его релизы синхронизуют теперь с текущим релизом EE, ведь внутри IOD можно создать сразу project в формате DxD и если его формат не совпадет с текущими возможностями DxD то ...

 

Корректировка - IOD теперь является частью EE. Т.е. новый IOD8.1 включен в текущий релиз (EE2007.7)

[baken 0]

Вот вам предмет для изучения

Вы будете смеяться, но символ транзистора сгенерировать не удалось. Пишет нечетное число ног.

Она даже не открывает символ транзистора из demo папки.

 

Но даже и без этого недочета могу ответственно сказать Symgen и компилятор AXEL полный отстой.

Там недочетов вагон и маленькая тележка. Не буду всего расписывать, но я изучил и прощупал эту

тему досконально. Принципиально не удастся сделать символ детали, который потом не придется

вручную подравнивать, подкорректировать , подправлять и так далее. Не говоря о том, что нечетное число

ног он просто не понимает.

Так что для больших чипов остается только один вариант IOD, а для дискретных элементов вручную

рисовать. Может оно и правильно.

Изменено 13 октября, 2009 пользователем baken