Jump to content
    

10G Ethernet MAC

Помогит пожалуйста! Я скачал с opencores.org проект 10G Ethernet MAC, написанный на Verilog. Сейчас я пытаюсь его просинтезировать в RTL Compiler, но у вылазят ошибки:

 

Error: instance name required for module instance {VLOGPT-58] [read_hdl]

:in file ../rtl/verilog/generic_fifo.v

'if (MEM_TYPE == `MEM_AUTO_SMALL) begin'

 

Error: Parsing error [VLOGPT-1] [read_hdl]

: Bad declaration using undeclarate type 'generate' in file ../rtl/verilog/generic_fifo.v

'end'

 

There are some problems with file ../rtl/verilog/generic_fifo_ctrl.v

 

Error: Illegal declaration [VLOGPT-1] [read_hdl]

: Redeclaration of symbol 'EARLY_READ' in file ../rtl/verilog/generic_fifo_ctrl.v

'Parameter EARLY_READ'

 

Последняя ошибка вылазит для всех параметров, описанных в данном файле.

Я уже перерыл кучу документации, но никак не могу разобраться в чем проблема ))) Помогите исправить, пожалуйста )))

Share this post


Link to post
Share on other sites

Спасибо Вам большое! Эти ошибки ушли, RC начал elaborate делать, правда опять какие то ошибки появились, но это уже с кодом вроде бы проблема, буду разбираться ))))

Share this post


Link to post
Share on other sites

Наздоровье!

Оффтопик вопрос - почему RC? Это личный выбор или выбор компании?

Share this post


Link to post
Share on other sites

Это выбор компании. А у Вы знаете что-то получше?

Мы всегда пользовались Synopsys.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...