Student Pupkin 0 30 мая, 2009 Опубликовано 30 мая, 2009 (изменено) · Жалоба Возникла такая проблемма - проект TopLevel-Schematic. На самом нижнем уровне - VHDL-модули. Далее в схематике межсоединения VHDL-модулей и всяких там триггеров или мелкой логики. Ну и так далее вплоть до топ-левела. Сначала все хорошо, проект транслируется и т.п. По ходу дела вношу изменения как в VHDL-модули, так и в узлы, нарисованные в схематике. Внезапно трансляция начинает выполняться только для одного HDL-модуля. И все! Трандец! Остается только заново создавать проект и копировать туда HDL-исходники, схемы и симы к ним. Кто подскажет, как можно в существующем проекте исправить этот косяк? Сначала подобная проблемма возникла, когда вставил в схеме надписи на русском. Такой же крах проекта, при том еще и схема перестала открываться - пишет "файл поврежден". Тут уже приходилось не только новый проект создавать, но и схему заново рисовать. Теперь русские надписи не использую, но... Косяк этот опять появился. Вот. Заранее благодарен. Изменено 30 мая, 2009 пользователем Student Pupkin Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DeadMoroz 0 31 мая, 2009 Опубликовано 31 мая, 2009 · Жалоба Попробуйте выполнить Project->Cleanup project files. Удачи! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
druzhin 7 1 июня, 2009 Опубликовано 1 июня, 2009 · Жалоба Возникла такая проблемма - проект TopLevel-Schematic. На самом нижнем уровне - VHDL-модули. Далее в схематике межсоединения VHDL-модулей и всяких там триггеров или мелкой логики. Ну и так далее вплоть до топ-левела......... Не надо пользоваться схематиком, тем более ИСЕшным. Завязывайте с этим радиолюбительством. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Student Pupkin 0 1 июня, 2009 Опубликовано 1 июня, 2009 · Жалоба Попробуйте выполнить Project->Cleanup project files. Удачи! Пользуюсь этим регулярно. :) В данном случае не помогает. Не надо пользоваться схематиком, тем более ИСЕшным. Завязывайте с этим радиолюбительством. Хм. А почему "радиолюбительством"? По мне так схематик - в зависимости от ситуации. Если на верхних уровнях, где просто несколько крупных блоков между собой соединены, то в схематике нагляднее. Да и по времени структурное описание на HDL вряд ли быстрее будет. И самое главное - схему другие люди смотреть будут. На той же схеме можно сигналы от нескольких блоков через логику объединить (ну там, общее прерывание для МК или что-то в этом роде) - это сразу в глаза бросается, "понимаемость" проекта повышается. В структурном описании человеку, который его впервые видит, этот факт врядли будет сразу же замечен. Вот... Да, редактор убогий! Но порою нужен. Вот.... Раньше у меня был WebPack7. Сейчас на 10-ый пересел. Редактор остался такой же убогий, а в менеджере проекта теперь постоянно ловлю глюки, типа как этот. :smile3046: Однако таких ответов-советов я не ждал. :) Выглядит, будто проходил мимо взрослый дядя, кошку с дерева снять не помог, но щелбан отвесил. На всякий случай. Чтобы было видно, что дядя за кошку тоже переживает. :) Тока не обижаться! Лучше уж покажите пример хорошо понимаемого проекта, полностью сделанного на HDL. Коли считаете, что мое мировоззрение менять надо... :krapula: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
druzhin 7 2 июня, 2009 Опубликовано 2 июня, 2009 · Жалоба ...на верхних уровнях, где просто несколько крупных блоков между собой соединены, то в схематике нагляднее.... схему другие люди смотреть будут... "понимаемость" проекта повышается... У радиолюбителей, некоторые из которых даже не знают про лучший схематик в Актив-ХДЛ, существует стопудовый железобетонный принцип, прямо таки модус вивенди: Топ модуль должен быть в схематике! Топ модуль! Должен быть! В схематике! В схематике нагляднее. В схематике нагляднее. В схематике нагляднее. Понимаемость проекта повышается. Понимаемость проекта повышается. Понимаемость проекта повышается. Лечь костьми, но топ модуль нарисовать в схематике! Топ нарисовать в схематике. Топ нарисовать в схематике. ХДЛ в топ модуле нельзя!!! ХДЛ в топе нельзя. ХДЛ в топе нельзя. Обычно схематиковая топмодульность проходит сама со временем. Я работаю под Синплифаем, который сам вызывает ксилинксовский PaR в batch-mode. В Синплифае вообще нет никакого схематика. Нормально написанный на ХДЛ топ плюс хороший rtl-viewer, как в synplify или precision, и схематик ненужен апсалютно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Student Pupkin 0 2 июня, 2009 Опубликовано 2 июня, 2009 (изменено) · Жалоба У радиолюбителей, некоторые из которых даже не знают про лучший схематик в Актив-ХДЛ Ну я вообщем не радиолюбитель. ПЛИС я по работе занимаюсь, хотя и недавно. Поэтому опыта у меня явно меньше, чем у вас. Однако зачем таким вот способом тыкать на мою неопытность? И представьте себе, знаю и про Active-HDL... Вообще вам , наверное, неудобно было ответ набирать, с оттопыренными то в разные стороны пальцами... В схематике нагляднее. Понимаемость проекта повышается. А вы с эим не согласны? Лечь костьми, но топ модуль нарисовать в схематике! Топ нарисовать в схематике. Топ нарисовать в схематике. ХДЛ в топ модуле нельзя!!! ХДЛ в топе нельзя. ХДЛ в топе нельзя. Я такого не говорил. :angry2: Хотелось бы вам сказать спасибо, но не за что. Все, что я почерпнул из "беседы с вами" - "Есть такой великий druzhin, мега-супер-гуру! Всех, кто пользуется схематиком, он считает радиолюбителями (это такая каста низших), а еще считает их умственно отсталыми. И считает, что единственно, чем он может помочь этим несчастным, так это сказать им, что они радиолюбители. Ну и намекнуть на умственную отсталость... Хотя он , наверное, вовсе не помочь пытается. А просто свои крутые яйцы пощекотать". Тут посмотрите, кстати... Про "радиолюбительство"... Изменено 2 июня, 2009 пользователем Student Pupkin Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sazh 8 2 июня, 2009 Опубликовано 2 июня, 2009 · Жалоба По ходу дела вношу изменения как в VHDL-модули, так и в узлы, нарисованные в схематике. Внезапно трансляция начинает выполняться только для одного HDL-модуля. И все! Трандец! Может быть дело в том, что при изменении тех или иных модулей нужно пересоздавать графические образы этих модулей (симы) для верхнего уровня проекта, даже если в этих симах не изменялись имена входов выходов. Их количество. Больше грешить по идее не на что. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Student Pupkin 0 2 июня, 2009 Опубликовано 2 июня, 2009 · Жалоба Может быть дело в том, что при изменении тех или иных модулей нужно пересоздавать графические образы этих модулей (симы) для верхнего уровня проекта, даже если в этих симах не изменялись имена входов выходов. Их количество. Больше грешить по идее не на что. Пробовал делать "update all schematic sheets" - не помогло. Думаю, что вариант скопировать в новый проект hdl, схемы и симы к ним - пока самый действенный. :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 3 июня, 2009 Опубликовано 3 июня, 2009 · Жалоба А вы с эим не согласны? уже обсуждали, пользуйте поиск, я приводил примеры проектов/часть кода, схематик в топе, тем более в живо меняющимся проекте, это бред, и никакой наглядности. Пока в проекте 3/5 модулей с небольшим количеством портов, то может быть, а теперь представте себе что модулей у вас 40-60 и в каждом портов 15-25 и тактовых частот около 10 ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Beby 8 3 июня, 2009 Опубликовано 3 июня, 2009 · Жалоба Внезапно трансляция начинает выполняться только для одного HDL-модуля. И все! Трандец! Остается только заново создавать проект и копировать туда HDL-исходники, схемы и симы к ним. Очень, очень давно (наверное лет 7 назад) тоже как-то мучился с подобным (translate не хотел часть исходников переваривать). Природа глюка оказалась такова: по различным причинам время файлов результатов переваривания было "новее", чем время у самих исходников (даже новых и свежеизмененных), тогда при опции Netlist Translation Type = Timestamp программа Translate действительно не будет переваривать такие исходники... Если у Вас этот случай, то лечится он путем установки Netlist Translation Type = On (всегда переваривать все исходники). Оптищитесь: помогло или нет - если нет - то буду дальше подумывать... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
druzhin 7 4 июня, 2009 Опубликовано 4 июня, 2009 · Жалоба ...ПЛИС я по работе занимаюсь, хотя и недавно... Даже месяца работы на верилоге достаточно, чтобы послать подальше схематик, причём хороший схематик, типа активовского. Ваше желание вцепиться мёртвой хваткой в ИСЕшный кривой убогий глюкавый схематик рационально необьяснимо и пригодно только для острот и шуток над вами. Прошу отметить, что я даже не начал говорить про мультиплатформенность, переносимость и верифицируемость, возможную поддержку другими инженерами вашего гениального суперсхематик-проекта. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Student Pupkin 0 4 июня, 2009 Опубликовано 4 июня, 2009 · Жалоба Очень, очень давно (наверное лет 7 назад) тоже как-то мучился с подобным (translate не хотел часть исходников переваривать). Природа глюка оказалась такова: по различным причинам время файлов результатов переваривания было "новее", чем время у самих исходников (даже новых и свежеизмененных), тогда при опции Netlist Translation Type = Timestamp программа Translate действительно не будет переваривать такие исходники... Если у Вас этот случай, то лечится он путем установки Netlist Translation Type = On (всегда переваривать все исходники). Оптищитесь: помогло или нет - если нет - то буду дальше подумывать... Нету. Глюк начинается еще на этапе синтеза. Даже месяца работы на верилоге достаточно, чтобы послать подальше схематик, причём хороший схематик, типа активовского. Ваше желание вцепиться мёртвой хваткой в ИСЕшный кривой убогий глюкавый схематик рационально необьяснимо и пригодно только для острот и шуток над вами. Прошу отметить, что я даже не начал говорить про мультиплатформенность, переносимость и верифицируемость, возможную поддержку другими инженерами вашего гениального суперсхематик-проекта. Я не говорил, что желаю "вцепиться мёртвой хваткой в ИСЕшный кривой убогий глюкавый схематик". Пользуюсь тем, что имею. Мне достаточно (ну за исключением всяких мелких казусов ). Насчет шуток - шутите на здоровье. Чмырить, главное, не надо. "Мультиплатформенность, переносимость и верифицируемость..." ВО!!! Вот в этом случае я считаю, что весь проект должен быть описан на HDL. Я меня, есесно, задач таких нет и никогда не будет. А у вас? Если да, то ваша позиция объяснима и я ее целиком и полностью! Вообще я по поиску посмотрел - подобного рода темы, top-схематик vs. top-hdl, обсуждаются не первый раз. Хотя тут, имхо, и обсуждать то нечего. Все зависит от ситуации. Наглядность информации, представленной графически (блок-схемы, диаграммы и т.д.), отрицать глупо. Это еще со школы понимают. Хотя блок-схема блок-схеме рознь... Универсальность hdl-описания, дающее возможность использовать его в любой среде для синтеза или моделирования, а также возможность реализации схемы в ПЛИС разных производителей, отрицать не менее глупо. Сравнивать схематик с hdl по затратам времени - ну и зачем? Если бы вопрос звучал как "три часа на hdl или 3 дня в схематике", то еще да... А так... Еще один аргумент, выдвигаемый против схематика - "как можно наглядно нарисовать схему из 30-40 блоков с туевой хучей связей?". Опять все зависит от ситуации и настроя. По мне так можно эти 30-40 блоков разбить на логические группы, в каждой из которых будут свои локальные связи. После этого группы можно заменить в топ-левле на их УГО. Пример (заранее извиняюсь) - UART-применик, UART-передатчик, FIFO для применика, FIFO для передатчика. Их можно поместить в топ-левел. Можно объединить их в блок UART, который и поместить в топ... Лишняя работа... Зато, имхо, иерархия... Нагляднее и понятнее. Тащить цепи с нижних уровней наверх - работа неблагодарная, конечно. А если еще надо новый порт ввести и наружу вывести, то вообще беда. ВОТ!!! Тем не менее считаю, что в графике (по сути в виде структурной схемы), понять проект другому человеку легче. А под другим я понимаю таких человеков, которые не занимаются ПЛИС (а значит не искушенных в HDL), а занимаются схемотехникой, а также вопросами надежности, защищенности и т.п. Более того, им , в принципе, схема на уровне вентилей (лутов-триггеров) порою и не нужна, нужна лишь структурная схема. По которой поводить карандашом и словесно дополнить. В случае же hdl-описания топа в процессе беседы придется карандашиком ту же структуру и нарисовать. Вот. Я все! :rolleyes: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
druzhin 7 4 июня, 2009 Опубликовано 4 июня, 2009 · Жалоба ... Пользуюсь тем, что имею. Мне достаточно... ...задач таких нет и никогда не будет... Ага, щассс, "никогда не будет". Ещё как будет. Вы немного поднаберёте опыта и пошлёте нафиг ИСЕ. Будете вести проекты в Synplify (как я), или в Mentor Advantage, или в Active-HDL. Вот тогда вы пожалеете, что привязали свои старые проекты к кривому убогому ИСЕшному схематику. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
