[des00 25]

фирма альтера перестала поддерживать генерацию vqm файлов для новых FPGA. http://www.altera.com/support/kdb/solution...312007_434.html

 

В качестве альтернативы текстовым файлам предлагаются бинарные файлы и инкрементальная компиляция http://www.altera.com/support/kdb/solution...oss=qxp%20files

 

В хендбуке, раздел Exporting a Lower-Level Partition to be Used in a Top-Level Project, написано следующее

 

Ensure that you know which clocks should be allocated to global routing resources so that there are no resource conflicts in the top-level design.

 

Set the Global Signal assignment to On for the high fan-out signals that should be routed on global routing lines

 

To avoid other signals being placed on global routing lines, on the Assignments menu, click Settings and turn off Auto Global Clock and Auto Global Register Controls under More Settings on the Fitter page of the Settings

dialog box

 

Alternatively, you can set the Global Signal assignment to Off for signals that should not be placed on global routing lines. Placement for LABs depends on whether the inputs to the logic cells within the LAB use a global clock. You may encounter problems if signals do not use global lines in the lower-level design, but use global routing in the top level.

 

Use the Virtual Pin assignment to indicate pins of a subdesign that do not drive pins in the top-level design.

 

Вопрос вот в чем нужно ли мне делать все это (назначать клоки, глобальные линии, виртуальные пины и т.д.) если я экспортирую только Post-synthesis нетлист блока? Ответа на сайте альтеры и в хендбуке я не нашел.

 

Спасибо.

 

ЗЫ. Если посмотреть Tecnhology Mapper блока, для которого делается экспорт, то видно что если пины не виртуальные квартус добавляет ячейки ввода/вывода, что по идее для Post-synthesis нетлиста не правильно.