[SM 0]

Я с Alter'ой принципиально не работают - по сему и искать не собираюсь.

А за что ее так? Мне вот лично все равно, подо что писать. Только так пока сложилось, что не было ни одного проекта, который был бы эффективнее решался на xilinx. Будет такой проект - так я сразу. Меня ни начальство не держит (ибо нет его), ни религия. Вот очередной проект наметился, так LatticeXP2, за его корпус 8х8 мм при флеше внутри....

а что именно в этот powerup входит в MAX3000 ?

По разъяснению саппорта - время от момента включения питания до того, как питание достигнет минимально допустимой рабочей границы, вне зависимости от его скорости нарастания, тоже касается всех MAX7000. А документов с такими подробностями на них нету, ибо подробностей нет. Зато, из недостатков есть первое, что в отличие от кулранеров и ispMACH 4000Z, они жрут в статике больше, а второе вот: "All registers are cleared upon power-up. By default, all registered outputs drive low when the device is powered up. You can set the registered outputs to drive high upon power-up through the Quartus® II software. Quartus II software uses the NOT Gate Push-Back method, which uses an additional macrocell to set the output high. To set this in the Quartus II software, go to the Assignment Editor and set the Power-Up Level assignment for the register to High." т.е., если коротко, хочешь power up high - придется затратить лишнюю ячейку, что бы проинвертировать выход триггера, который сам не умеет пауер-ап-иться в high.

 

Что касается lattice - а именно ispXPGA, ispXPLD, ispMACH 4000, ispGDX2 - они как и xilinx, SRAM based, о чем там с гордостью рассказано как о каком-то достижении, как будто это какой-то мегаплюс (нет бы придумали экономию энергии без перегрузки в SRAM, зато надежность выше, как у честных), а вот GAL, ispGAL и ispMACH 4A5 честные. В общем честных CPLD по большому счету не так и много осталось, говоря про большинство, я, похоже, был не прав, оперируя устаревшими данными, примерно 2005-6-го года.. Я, кстати, до этого разговора считал кулранеров честными, и держал их на примете если что. А тут облом, ну зато знать буду.

 

Что значит Web Edition ?

Это значит, что он на халяву в интернете лежит :) Разумеется limited, не поддерживает монстрокристаллы, нету версий linux/unix.

[Leka 0]

Ага, как и ISPLever starter для lattice.

ispLever требует лицензии(хотя и бесплатной), привязанной к физ.адресу.

 

:bb-offtopic: Провел сравнение Xilinx vs Lattice (и XST vs Synplify) для урезанного проекта(выкинул периферию, чтобы меньше вставок блочной памяти для Synplify делать):

36-разрядный софт-процессор с 2К слов памяти программ/данных + уарт. Результат после P&R:

FPGA: XC3S500E-5 <--> LFXP2-8E-7

slice: ~270 <--> ~340

LUT: ~400 <--> ~500

Max clock: ~100MHz <--> ~115MHz.

Хотел еще сравнить XST vs Synplify для одного и того-же кристалла (Xilinx), но раз с Synplify проблемы с описанием памяти - а ну его нафиг.

[dos622 0]

По вашим советам связался c ЭФО и заказал там USB-BLASTER...

 

Эта штука только для Альтеры годится?

Сколько, вам сказали, стоит этот шнурок?

Видел в терраэлектронике шнурок USB (DIGILEND?) - там написано "для Xilinx". Цена на сайте вывешена - 2295 кажется, по факту обычно бывает дороже (маркетинг типа).

 

 

Я познакомился только с Platform Cable USB (1). В этих кабелях уже была предусмотрена возможность динамического обновления прошивки Cypres, поэтому они достаточно долго продержались. Вдобавок, он работал существенно быстрее Parallel Download Cable IV.

 

Для того чтобы "попробовать" на базе - WebPACK_11.1, для CPLD (кулранер) или FPGA (Spartan 3E), какой лучше шнурок взять (понятно, что лучше USB II ) - Parallel Download Cable IV будет работать с этой программой?

Если да, то что мне нужно переделать в схеме Parallel Download Cable III (тут выкладывал), что бы оно работало с указанными ИМС?

Или может есть выложенные схемы Parallel Download Cable IV?

Например фирма STARTERKIT.RU продает шнурок для стартового набора на Spartan 3E - и они выложили эту схему.

Это и есть Parallel Download Cable IV? :rolleyes:

sk_xilinx_jtag.pdf

[Beby 8]

А за что ее так? (Alter'у) Мне вот лично все равно, подо что писать.

Так случилось, что я долго работал в областях, где требуется выжимать их кристаллов предельное быстродействие. Т.к. синтезаторы всё-таки глупее человека, то мне пришлось достаточно много полазить на брюхе по кристаллам (при помощи Xilinx FPGA Editor'а) и по изучать получающиеся размещение и разводку различных фрагментов схемы. В результате я состряпал библиотеку для синтеза сильно оптимизированных компонентов под конкретные кристаллы: помимо прямого использования примитивов элементы библиотеки очень плотно набиты constraint'ами. Так случилось, что у Alter'ы не было (а может и сейчас нет) constraint'а тика RLOC (задающим относительное положение примитивов). Да и распределенной памяти у Alter'овских FPGA - нет, а я её активно использую... Я бы сказал у Alter'ы кристаллы Cyclon x примитивнее, чем аналогичные Startan X - конечно, более примитивные кристаллы стоят дешевле... А мне лично больше нравиться более хитровыдуманные кристаллы, где, если что-то не захотело работать на нужной частоте, можно переделать (полазив на брюшке по кристаллу, или даже просто поднабив нежными constraint'ами поплотней) так, что оно заработает.

 

Как недавно выяснилось, старые библиотеки (рожденные для Virtex-E/Spartan-2E) очень быстро удалось переделать под Spartan-3x. А из-за того, что для Spartan-3x появились новый вкусные constraint'ы и изменилась в лучшую сторону относительная адресация примитивов при работе RLOC - то моей библиотекой стало значительно проще пользоваться, да и сама она упростилась. Полагаю, что когда выродятся Virtex-6 и Spartan-6, то адаптация тоже займет не более 1-2 дней, для переделки всех элементов библиотеки (порядка 50 entity и 80 architecrute).

 

т.е., если коротко, хочешь power up high - придется затратить лишнюю ячейку, что бы проинвертировать выход триггера, который сам не умеет пауер-ап-иться в high

Это тоже ну никак не хорошо. При использовании XST (Xilinx Synthesys Technology) достаточно в начальное состояние вписать :=’1’; и триггер проинициализируется единицей. Соответственно даже в CoolRunner 1 не тратиться ни одна лишняя логическая ячейка.

У CoolRunner 1 свои недостатки, на мой взгляд основным недостатком является наличие неотключаемого HalfLatch в каждом выходе, и необходимость (как и в MAX3000) неиспользованные входные ноги Global Clock ни в коем случае не бросать в воздухе. В CoolRunner II этого безобразия уже нет. Хотя, опять-таки лично мне, этот HalfLatch ни разу не помешал.

 

Для того чтобы "попробовать" на базе - WebPACK_11.1, для CPLD (кулранер) или FPGA (Spartan 3E), какой лучше шнурок взять (понятно, что лучше USB II ) - Parallel Download Cable IV будет работать с этой программой?

Если да, то что мне нужно переделать в схеме Parallel Download Cable III (тут выкладывал), что бы оно работало с указанными ИМС?

В чистом виде работа с Parallel Download Cable III при питании 3.3В замучает LTP порт. Чтобы этот кабель нормально работал по 3.3В интерфейсу необходимо заменить буфера на те, которые при питании 3.3В не будут засаживать 5В выходной сигнал LPT порта. Вроде для этой цели применялись Philips 74AHC, но точно не помню... если порыться на этом форуме, то Вы сможете найти советы по правильной модификации этого шнурка. По поводу Spartan-3E – я не знаю сможет ли он работать с JTAG 3.3В – могут быть проблемы, а вот Spartan-3A(N) точно может у будет работать с JTAG 3.3В.

 

Или может есть выложенные схемы Parallel Download Cable IV?

На сколько я помню, Parallel Download Cable IV очень похож внутри на Platform Cable USB (т.е. тоже на базе ПЛИС), но только имеет не USB интерфейс, а EPP (или даже ECP) – поэтому делать такое на коленках себе дороже.

 

Например фирма STARTERKIT.RU продает шнурок для стартового набора на Spartan 3E - и они выложили эту схему.

Это и есть Parallel Download Cable IV?

Неее.... - это черт знает что: даже более ущербная версия даже чем старючий Parallel Download Cable III. Ну а чтобы LPT дубу не врезал, они положили последовательные резисторы – это не есть хорошо, хотя и не смертельно.

 

А XPLA3 (CoolRunner) - он вообще 5В толерантен - когда я с ним работал, я его через JTAG 5В программировал, но лучше конечно заменить буфера на правильные и тогда работать с JTAG 3.3В. А когда освоите простые ПЛИС подумайте, может всё-таки купить фирменный кабель у официальных представителей Xilinx ? (Для СНГ - это будут AV-Net и Inline Group).

[dos622 0]

В чистом виде работа с Parallel Download Cable III при питании 3.3В замучает LTP порт. Чтобы этот кабель нормально работал по 3.3В интерфейсу необходимо заменить буфера на те, которые при питании 3.3В не будут засаживать 5В выходной сигнал LPT порта.

 

Допустим со сторонвы LPT всегда 5 v.

Со стороны FPGA можно сделать чтобы уровни автоматически "подстраивались", можно "вставить" недорогой МК и измерять напряжение этих уровней.

Или на плате адаптера шнурка поставить несколько разьемов - для 1.8 В, для 3.3 В, для 5 В - в зависимости от типа используемого FPGA (его питания), можно сунуть кабель в нужный разьем.

А можно поставить переключатель напряжения питания.

Согласование уровней 5V LPT порта - это единственная проблема? Или есть еще что-то? :rolleyes:

[Beby 8]

Допустим со сторонвы LPT всегда 5 v.

Со стороны FPGA можно сделать чтобы уровни автоматически "подстраивались", можно "вставить" недорогой МК и измерять напряжение этих уровней.

Или на плате адаптера шнурка поставить несколько разьемов - для 1.8 В, для 3.3 В, для 5 В - в зависимости от типа используемого FPGA (его питания), можно сунуть кабель в нужный разъем.

А можно поставить переключатель напряжения питания.

Согласование уровней 5V LPT порта - это единственная проблема? Или есть еще что-то?

Думаю, что для Parallel Download Cable III единственной проблемой является выбор "правильных" буферов, может быть понадобиться сделать 2 каскадное преобразование (для работы с 2.5В и 1.8В). Конечно, Parallel Download Cable III будет работать значительно медленнее, чем более поздние шнурки, но в то же время он пока еще поддерживаться ISE, и об отмене поддержки пока никто не заикался.

 

Может так случиться, что проще всего сделать парочку разных шнурков, расcчитанных на 5В-3.3В и 2.5В-1.8В, хотя 1.8В - это экзотика.

 

А большей скорости работы захочется тогда, когда Вы станете использовать большие ПЛИС или будете использовать ILA (Integrated Logic Analiser - т.е. встраиваемый в FPGA логический анализатор). А когда (и если) Вы будете с ПЛИС серьёзно, то думаю быстро дозреете купить фирменный шнурок.

 

Вот тут как раз обсуждался момент про буфера... CoolRunner-II, Как быстро разработать прошивку и залить? Если появятся какие-то сомнения то попробуйте написать модератору в личку - так быстрее подскажет.

[SM 0]

проблемой является выбор "правильных" буферов, может быть понадобиться сделать 2 каскадное преобразование (для работы с 2.5В и 1.8В).

После выхода микросхем SN74LVC2T45 все проблемы с выбором буферов снимаются на раз. Обе ее стороны работают от 1.65 и вплоть до 5 вольт.

 

Это тоже ну никак не хорошо. При использовании XST (Xilinx Synthesys Technology) достаточно в начальное состояние вписать :=’1’; и триггер проинициализируется единицей. Соответственно даже в CoolRunner 1 не тратиться ни одна лишняя логическая ячейка.

Да, разумеется это недостаток в сравнении с другими, но это обязательная плата за без-SRAM-овую честность структуры CPLD и работу в режиме сразу по нормализации питания.

[dos622 0]

После выхода микросхем SN74LVC2T45 все проблемы с выбором буферов снимаются на раз. Обе ее стороны работают от 1.65 и вплоть до 5 вольт.

 

Тогда и резисторы на входе (со стороны LPT) - не нужны? В схеме starterkit.ru возможно и стоит такая ИС?

 

Да, разумеется это недостаток в сравнении с другими, но это обязательная плата за без-SRAM-овую честность структуры CPLD и работу в режиме сразу по нормализации питания.

 

Так понимаю, что Альтеровские CPLD, в этом смысле - лучше?

[SM 0]

Так понимаю, что Альтеровские CPLD, в этом смысле - лучше?

Не только альтеровские, но и часть lattice. Да, они не занимаются перезагрузкой в SRAM из внутреннего EE после подачи питания, и готовы к работе сразу же. За счет более высокого потребления и за счет отсутствия опции "power up high" без лишних затрат логики.

 

Тогда и резисторы на входе (со стороны LPT) - не нужны? В схеме starterkit.ru возможно и стоит такая ИС?

Нужны. Это элементы защиты.

[dos622 0]

Нужны. Это элементы защиты.

В даташите SN74LVC125A на первой странице вверху слева написано - Inputs Accept Voltages to 5.5 V.

Это я так понимаю можно ставить эту микросхему без проблем с питанием 3.3 В и подавать на вход до 5.5 вольт?

По типу она одинакова с примененной фирменном шнурке.

sn74lvc125a.pdf

[SM 0]

Это я так понимаю можно ставить эту микросхему без проблем с питанием 3.3 В и подавать на вход до 5.5 вольт?

Да. Но, повторю еще раз, SN74LVC2T45 лучше, так как делает честную трансляцию уровней. Раньше, до ее выхода, согласен, LVC125 была вне конкурренции, но теперь в ее применении нет смысла.

[azmun 0]

В продолжение топика. Кто юзал Starter Kit Spartan 3AN. Как он для освоения новичку работы с FPGA? Проекты какой сложности можно

реализовать на том чипе (700т вентилей) и окружающей памяти? Есть желание реализовать цифровой фильтр на ПЛИС для обработки низкочастотных сигналов от физической установки

Хватит ли ресурсов?

[tema-electric 0]

Хватит ли ресурсов?

 

Смотря какая частота выборок, какой порядок фильтра и какая разрядность данных .

 

Если есть встроенные умножители, то пойдёт. Хотя это не обязательное требование. Опять таки насколько низкочастотные? Мегагерцы, килогерцы, Герцы? Может проще заюзать микроконтроллер :rolleyes: Про фильтры ничего вам не скажу, скажу только что вроде MatLAB умеет генерить VHDL описание для цифровых фильтров. А синтезируемые они или нет :cranky: Я не пробовал.