[shide 0]

не знает ли кто: когда компилируется проект в Xilinx, выдает потом Design Summary, там данные скока места занимает проект, там есть графа Number of slices containing only related logic, там стоит 100% , и в ходе компиляции пишет варнинги об этом. хорошо это или плохо?(Xilinx ISE 7.1)

при том, когда компилируешь уже другой проект для той же ПЛИСины, пишет тоже Number of slices containing only related logic-100%, но количество (used) - отличается очень намного, почему так?

Может, поэтому моя прошивка не работает

[Beby 8]

Приведите, пожалуйста, конкретные цифры (от Logic Utilization до Number of bonded I/O) и, конечно, используемую ПЛИС, так будет понятнее, на какие аспекты ralated logic стоит обратить Ваше внимание.

[shide 0]

Приведите, пожалуйста, конкретные цифры (от Logic Utilization до Number of bonded I/O) и, конечно, используемую ПЛИС, так будет понятнее, на какие аспекты ralated logic стоит обратить Ваше внимание.

так видно?))

111.bmp

[andrew_b 16]

так видно?))

Простите меня, бедного замкадыша, но грузить картинку в полмегабайта я не буду. Имейте совесть, не грузите картинки в bmp.

[shide 0]

Простите меня, бедного замкадыша, но грузить картинку в полмегабайта я не буду. Имейте совесть, не грузите картинки в bmp.

 

 

Простите меня, бедного замкадыша, но грузить картинку в полмегабайта я не буду. Имейте совесть, не грузите картинки в bmp.

Number of slice flip flops-used 269 , available 3840 (7%)

Number of 4 input LUTs - used 329, avail 3840 (8%)

Number of occupied slices - used 314, avail 1920 (16%)

Number of slices containing only related logic - used 314 avail 314 (100%)

Unrelated logic - used 0, avail 314 -0%

Total number of 4 input LUTs - used 329, avail 3840

Number of bonded IOBs - used 34, avail 63 (53%)

Number of block RAM - used 4, avail 12

[Beby 8]

так видно?))

Видно, достаточно хорошо, что кристал пустой...

Для этого случая обычно вреда нет, от 100% использования slice с related logic only.

 

Два элемента в slice называются related logic в том случае, если у этих элементов есть хотя бы один общий вход. По мнению Xilinx это позволяет улучшить параметры работы ПЛИС (знать бы еще какие).

 

На практике если есть 2 элемента с общим(и) входом, и их можно разместить в одном slice, то такое размещение позволяет уменьшить количество линий связи в ПЛИС, что может снизить загрузку разводочного ресурса и улучшить разводку других линий связи. Но часто PAR пытается разместить 2 related элемента в один slice тогда, тогда это вредно для быстродействии схемы.

Например: может быть так, что эти 2 элемента надо положить в разные концы ПЛИС, а PAR сначала попробует их положить рядом... в итоге увеличение времени компиляции проекта.

А вот другой, более неприятный, пример: может быть так, что радом с каким-то элементом для оптимальной работы схемы (быстро и с минимальным использованием разводочного ресурса, - собственно говоря, поэтому-то и быстро) необходимо разместит unrelated элемент, а PAR не захочет этого делать... потому, что эти элементы unrelated в его понимании. Тогда приходиться использовать constaint'ы либо RLOC, либо AREA_GROUP - COMPRESSION.

 

при том, когда компилируешь уже другой проект для той же ПЛИСины, пишет тоже Number of slices containing only related logic-100%, но количество (used) - отличается очень намного, почему так?

Ну Slice - не LUT и не FF, поэтому в явном виде количество использованных LUT, FF и SLICE никак не связанно (в 1 used Slice могут быть одновременно заняты как 2 LUT и 2 FF, так и 1 LUT или 1 FF). Запустите FPGA_Editor и поглядите, как выглядит проект в FPGA изнутри - разок глянуть просто необходимо. По приведенным Вами данным можно лишь сказать, что в среднем у вас приходиться по 1 LUT и 1 FF на 1 использованный Slice.

 

Может, поэтому моя прошивка не работает ?

Думаю, что проблема совсем в другом. Т.к. если пошаманить и вручную поднять плотность проекта, то это может только отразиться на максимальной рабочей частоте проекта, а не на работоспособность его в целом.

 

Кстати Вы не указали как именно проект не работает. А посему вознивают нехорошие вопросы:

1. Задавали ли Вы constraint: TIMESPEC PERIOD ?

2. Проводили ли Post PAR моделирование ?

 

P.S. Кстати по поводу картинок, делайте их в gif с индексными цветами, так они и красиво выглядят и место очень мало жрутъ.

[shide 0]

Boris_TS спасибо вам за доходчивое и исчерпывающее объяснение. Разобраться в этом действительно надо. Приятно, что есть на свете добрые люди, готовые помочь тем, что сами знают.

похоже, проблема действительно была в другом, переустановил Xilinx, щас проект работает