[tims 0]

А AHDL 6.2 sp1 будет работать с FND 3.1 -4.1 ?

(Качать или нет?)

[irum4 0]

В опциях Active HDL есть Foundation 3.3 и Foundation4.x

[oleg_rudakov 0]

Active-HDL работает с ПО синтеза, моделирования, трассировки и размещения ПЛИС таких поизводителей как Synplify, Mentor Graphics, Synopsys, Xilinx, Actel, Altera, Lucent, и т.д.

 

Не совсем понятно что Вы хотите качать: AHDL 6.1 или Fnd 3.1-4.1. Последние рабочие и доступные версии указанных продуктов являются, соответственно, Active-HDL 6.2 SP1 (Expert Edition) и Xilinx ISE 6.2 SP3/IP update 1.1.

 

В любом случае, мы в компании применяем единый маршрут проектирования ПЛИС различных производителей (ACTEL, Altera, Xilinx) под управлением Active-HDL, а средства синтеза и формирования файла-прошивки указываются в настройках. Все просто и интуитивно понятно. Если что-то надо пояснить - пишите на e-mail: [email protected].

[Builder 1]

А как напрямую запускать из-под Active моделирование скажем в Моделсиме ?

Или речь шла только о запуске синтезаторов?

[oleg_rudakov 0]

Active-HDL позволяет конфигурировать следующие основные шаги в маршруте проектирования (я имею в виду выбор инструмента как такового):

 

1. C Synthesis - синтез поведенческой модели на языке С/SystemC/HandelC. Здесь на сегодняшний день главенствуют продукты Celoxica и MG Catapult C.

 

2. HDL Synthesis - синтез netlist'а из HDL-модели (VHDL, Verilog, etc.) Выбор инструмента широк: Synplify, ISE XST, Synopsys FPGA Compiler, Exemplar Leonardo, Cypress Synthesis, Quartus Synthesis.

 

3. Implementation - реализация netlist'а в технологии выбранного вами производителя ПЛИС: Altera (MaxPlus, Quartus), Xilinx (Fnd 3.3-4.x, ISE 4.x-6.x, WebPack 3.3-6.x), Actel Designer/Libero, QuickLogic, Lattice, Cypress, Triscend.

 

Active-HDL по сути - это интегрированный набор средств ввода и моделирования HDL-описаний ваших проектов. Он имеет мощный встроенный симулятор, позволяющий моделировать проект как на функциональном, так и на временнОм этапе отладки. Плюс множество дополнительных средств типа Coverage Analyzer, Profiler и т.д. Включение в маршрут проектирования стороннего симулятора (ModelSim, NC-Vhdl, VSS, etc.) не предусматривается. Однако, ничто не мешает вам написать скрипт, выполняющий моделирование вашего проекта с помощью внешнего симулятора. Скрипт (особенно, если он написан на Perl/Tcl-Tk) подключается к проекту и свободно живет с ним. Заставить Active-HDL выполнить его - не составит труда. И Perl, и Tcl-Tk поставляются как неотъемлемая часть этого продукта.

[Builder 1]

Спасибо за ответ.

По поводу мощного симулятора, есть проблема, не знаю как её решить.

Вопрос уже задовал в соседней конфе (Работаем с ПЛИС, области применения, выбор/ActiveHDL, временное моделирование (+)), если кратко:

 

Для правильной привязки асинхронного сигнала к синхронизации применяют стандартную схему борьбы с метастабильностью - 2 последовательно вкл.чённых регистра. И соответственно для первого из них не выдерживаются времена установки/удержания (входной сигнал то асинхронный).

Читал в одной статье, что для обхода этой ситуации (речь шла о Синопсисе) применяется команда отключения контроля времен установки/удержания для входных тригеров. Тогда всё получается правильно. В противном слёчаее - варнинги и паявление 'x' во всей схеме...

 

Может знаете как быть в Active? А то среда понравилась, удобная, а вот симулятор слабоват, для временной симуляции придётся внешний использовать.

[oleg_rudakov 0]

Все-таки нужно определиться: борьба с метастабильностью или ввод асинхронного по своей природе сигнала в синхродомен. С первым борятся, действительно, путем каскадного включения регистров, точнее, триггеров D-типа. Вторая задача решается с помощью схем синхронайзеров (synchronizers), коих в литературе приводится множество. Я рекомендую поискать схемотехническое решение прежде чем менять симулятор. То, о чем вы говорите, рядовая задача моделирования, которую Aldec Active-HDL симулятор разруливает быстро и точно. Нужно проверить всю цепочку: схемотехническое решение, логическая верификация, синтез и анализ netlist'а, post-synthesis simulation.

[Builder 1]

Что-то я не понял, я считал что для 2-ва последовательных D тригера и используются для ввода в синхронную схему асинхронного сигнала.

Вот ссылка на один из документов где это описывается:

 

http://www.sunburst-design.com/papers/Cumm...cClk_rev1_1.pdf

 

Не могли бы вы дать ссылку на документ в котором описывается другой вариант ввода асинхронного сигнала, а то я собственно только на 2 D тригера везде натыкаюсь...

[oleg_rudakov 0]

Вот ссылка: http://www.reed-electronics.com/ednmag/article/CA310388

 

Дома лежит книга J. Wakerly, Digital Design: Principles and Practices, в которой очень хорошо предмет изложен. Статья выше использует как вашу ссылку, так и J. Wakerly. Синхронайзер схож со схемой контроля метастабильности, но имеет ряд дополнений. У Wakerly приведено несколько примеров.

[Krys 2]

Вдруг кому пригодится эта информация...

Указанная выше ссылка уже не работает. Вот удалось найти только библиографическую ссылку на данный документ:

E. Czeck, R. Nanavati, and J. Stoy. Reliable design with mul- tiple clock domains. InProceedings of Formal Methods and Models for Codesign (MEMOCODE), 2006.

Сам документ не нашёл в свободном доступе. Предлагали только зарегистрироваться на IEEE Xplore, но что-то я навскидку не понял, как это сделать.