SM 0 25 декабря, 2008 Опубликовано 25 декабря, 2008 · Жалоба я не берусь судить о новых пресижинах (тоже вчера поставил), но гораздо больше возможностей у скриптов например, то же group / ungroup и т.п. В общем я подхожу к тому, что.... Сваять .lib для lattice под DC. Там хоть есть возможности рулить оптимизацией из скрипта, в отличие от прецижна и синплифая с их единственной кнопкой "Run" и галкой FSM-компилера. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
konstantinkovylin 0 30 декабря, 2008 Опубликовано 30 декабря, 2008 · Жалоба ... Но... PAR говорит - УЖОС. Сплошные слаки. Итого - с прецижном дело обстоит еще хуже, чем с синплифаем. ... Что вы имеете в виду под "сплошные слаки"- несовпадение между MAP и PAR? У меня в версии lever7.2 при работе со встроенным синплифаем - при выполнении Place & Route timig checkpoin - вся компиляция завершается например с сообщением timing error : 5852, negative slack 906120073. Цифры могут быть разные в завизимости от выбираемой скорости кристалла, но добится нормальной разводки пока не смог . Буду менять Синплифай и опции разводки ... В версии 7.1 все компиллировалось до конца, правда проект при этом в некоторых(случайным образом) модулях не работал. Проект большой, но занимает всего около 65% кристалла. Далее пример сообщения: Timing summary: --------------- Timing errors: 5852 Score: 9067026 Cumulative negative slack: 9067026 Constraints cover 172473 paths, 21 nets, and 51158 connections (57.3% coverage) -------------------------------------------------------------------------------- Total time: 35 secs ==== End of Trace Standard Out ==== ********************************* Par checkpoint failed. Design does not meet timing. ********************************* Process Stopped. Done: failed with exit code: 0001. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
SM 0 30 декабря, 2008 Опубликовано 30 декабря, 2008 · Жалоба Да, у меня оценка после синтеза у синплифая практически совпадает с пост-раутом, а оценка прецижна очень далека от истины. Встроенными в левер не пользуюсь. Оба, и 7.1, и 7.2 плейс-раут проводят, с чуть разными опциями, примерно с 7-8 итераций. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Evil_Archer 0 31 декабря, 2008 Опубликовано 31 декабря, 2008 · Жалоба но все это совершенно не нужно для FPGA :), там же LUT - поэтому плевать на логику, важно лишь сколько входов а видимо всякие FPGA-шные закидоны - типа разбивки на два LUTа и быстрый мультиплексор синопсисам было лень делать Далеко не все архитектуры FPGA построены на LUT. И я имею счастье сражаться с одной из них по имени Actel ProASIC. У этого производителя вообще еще довольно много устройств, не использующих LUT. Что до пресижна, то очень радует поддержка SV, но результаты оценки быстродействия не лезут ни в какие рамки. У меня оценка пресижна отличается от результатов PAR обычно где-то в 2 раза, причем это еще хороший результат, полученный путем шаманства с констрейнами, а так бывает что и еще хуже. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться