[sybirman 0]

специалисты, поделитесь знаниями плиз ...

 

1) какие пути решения проблемы в 4м вопросе вообще существуют?

4 вопрос

 

2) тот же сайт, но вопрос 8. делитель на 5.

 

module dv5 ( clk, rst, dv5 );
input clk;
input rst;
output dv5;

reg [2:0] q;
wire b;
reg b_d1;

always @(posedge clk or posedge rst)
begin
  if (rst)
    q <= 3'b000;
  else if (q[2])
    q <= 3'b000;
  else
    q <= q + 1;
end

assign b = ~|q[2:1];

always @(negedge clk or posedge rst)
begin
  if (rst)
    b_d1 <= 1'b0;
  else
    b_d1 <= b;
end

assign dv5 = b | b_d1;

endmodule

 

сделал, работает. есть ли способ более простой?

 

 

3) 12 вопрос.

буфер - нужен для задержки. а для чего обратная связь?

-thanks

[id_gene 0]

сделал, работает. есть ли способ более простой?

Попробуйте на сдвиговом регистре сделать.

буфер - нужен для задержки. а для чего обратная связь?

Это не обратная свзяь. Это прямая связь.

А буфер может быть использован также и для усиления.