[zltigo 2]

Да нет, это всего (я смотрел описание IP Core, а не DS).

Чудес в 21 веке не бывает, ну не отрабатывает AHB и APB шина (с какой частотой SAM7 PIO машет?) и DMA арбитраж за 0 тактов...

Все равно полоса внутренней шины многократно покрывает способности периферии, как ни крути.

Сугубо внутренняя локальная на которой память висит это одно, AMBA AHB это другое, периферийная APB это третье и еще тормознее. Все определяет слабейший и некая полоса занимается и вопрос в том, хватает-ли остатков пропускной способности ядру, дабы дорваться до памяти и выполнить нужную работу.

[aaarrr 69]

Сугубо внутренняя локальная на которой память висит это одно, AMBA AHB это другое, периферийная APB это третье и еще тормознее. Все определяет слабейший и некая полоса занимается и вопрос в том, хватает-ли остатков пропускной способности ядру, дабы дорваться до памяти и выполнить нужную работу.

Остатков? У ядра 32бит * 55MHz = 1.76Гбит/с - сколько нужно вычесть UART'ов и SPI'ев, чтобы стало "не хватать"? Даже с учетом арбитража и тормозов периферийной шины, о которых мы ничего не знаем по большому счету?

 

А я что?А я ничего :) Так,DBGU - это плюс. А какие среды его поддерживают?

Никакие. Это просто обкоцанный UART.

[zltigo 2]

и тормозов периферийной шины, о которых мы ничего не знаем по большому счету?

Ну встречал какртинку в SAM7 PDF на которой доступ к APB в два такта рисовался. Полагаю, что суммарная очень оптимистичная оценка по пересылке из периферии не менее 5 тактов. Если тот-же SPI байтовый, то на 20 мегабитах это 12,5 тактов из 55 уходит на пресылку. Уже очень заметная величина особенно еcли SPI две штуки да еще и MAC (там по невнятной ATmel картинки вроде мимо APB есть канал, но тем не менее) DMA пользует.

 

 

 

Никакие. Это просто обкоцанный UART.

Ну вот :( всю малину обломали. Я ждал ответа от DpInRock. Такое красивое маркетинговое слово DBGU - ну прямо "чернила для шестого класса". У Вас есть "чернила для шестого класса"? нет :( А у Atmel есть - "это плюс" :)...

[aaarrr 69]

Ну встречал какртинку в PDF на которой доступ к APB в два такта рисовался.

Да, 2 такта. Тоже видел картинку, правда не у Атмела.

 

Полагаю, что суммарная очень оптимистичная оценка по пересылке из периферии не менее 5 тактов. Если тот-же SPI байтовый, то на 20 мегабитах это 12,5 тактов из 55 уходит на пресылку. Уже очень заметная величина особенно еcли SPI две штуки да еще и MAC (там по невнятной ATmel картинки вроде мимо APB есть канал, но тем не менее) DMA пользует.

При 5-и тактах на слово и 20Мбит скорости будет занято 5.7% полосы шины. MAC висит на AHB.

 

Давайте-ка я тесты проведу, уже самому интересно стало.

[vik0 0]

Давайте-ка я тесты проведу, уже самому интересно стало.

Давайте. Интересно будет посмотреть на результаты. Серьезно.

[singlskv 0]

Кстати, еще о шине Flash ведь не оаботает на 55MHz/18ns - там еще пару waitstates - ой что с пропускной способностью становится....

А это-то как повлияет ?

Еще не готов, шину не захватывает...

[aaarrr 69]

Итак, результаты тестов готовы :)

 

Программа выполнялась из RAM, это простой цикл из кучи NOP'ов. Т.е. процессор только выбирал команды из памяти, не обращаесь к ней за чем-либо еще.

Затем был запущен 8-bit SPI-поток на частоте MCK - это самые худшие условия: PDC вычитывает и записывает слово каждые 8 тактов процессора.

 

Что получилось (время выполнения тестового куска в тактах):

ошибка

 

Как можно видеть, шина действительно занимается на 1 такт для записи в периферию и на 2 - для чтения из неё.

 

Мысли вслух- а с какой скоростью можно ножками шевелить,а?

3 такта MCLK на одну запись в порт. Т.е. частота дрыганья = MCLK/6.

[zltigo 2]

Еще не готов, шину не захватывает...

Причем тут захватывает? Пропускная полоса шины в разы падает при обращении к Flash.

[aaarrr 69]

И еще более интересные результаты при работе из Flash (1WS):

 

ошибка

 

0WS:

ошибка

 

Так что в смысле шинной организации все не так просто, как может показаться на первый взгляд.

 

Бумажки, граждане, настоящие! (С)

[zltigo 2]

Итак, результаты тестов готовы :)

Что за результаты без методики?

Программа выполнялась из RAM, это простой цикл из кучи NOP'ов. Т.е. процессор только выбирал команды из памяти, не обращаесь к ней за чем-либо еще.

Прелестые условия - чтоб я так работал :)

Как можно видеть, шина действительно занимается на 1 такт для записи в периферию и на 2 - для чтения из неё.

Ну ну..

И чуть ниже про обращение к PIO висящем на той-же APB:

3 такта MCLK на одну запись в порт. Т.е. частота дрыганья = MCLK/6.

Ну прямо чудо какое-то. Поскольку чудес не бывает, то методика "того"...

[singlskv 0]

Причем тут захватывает? Пропускная полоса шины в разы падает при обращении к Flash.

Пропускная полоса чего падает в разы ?

Мы вроде как говорили об обмене между SRAM и переферией по DMA ?

При чем здесь доступ к флеш ?

[zltigo 2]

Мы вроде как говорили об обмене между SRAM и переферией по DMA ?

Говорим о том сколько остается от пропускной способности шины.

[aaarrr 69]

Что за результаты без методики?

Я в своей методике вполне уверен. Если имеете что предложить - предлагайте.

 

Прелестые условия - чтоб я так работал :)

Процессор честно считывает команды из памяти каждый такт, что не устраивает для измерений?

 

Ну прямо чудо какое-то. Поскольку чудес не бывает, то методика "того"...

2 такта выполняется STR, еще один на доступ к шине.

[zltigo 2]

0WS:

Прелестно, ну а давайте не играть в поддавки и на полных 55MHz.

[aaarrr 69]

Говорим о том сколько остается от пропускной способности шины.

Похоже, что Flash сидит на отдельной шине.