_sda 0 29 августа, 2008 Опубликовано 29 августа, 2008 · Жалоба Только начинаю разбираться с этим. 1).Создаю в квартусе файлы .sdo и .vho для проекта.Этого достаточно для выполнения timing simulation в Active HDL?У меня timing simulator сообщает что нужно выполнить синтез и размещение.Разве файла .sdo не достаточно для учёта времянок? 2).Чтобы выполнить синтез и размещение в Active HDL нужно иметь файл .vqm; Как его получить?Пункт "Start VQM Writer" не доступен в меню Квартуса (серенький). 3).Кстати, VQM это верилоговский файл.А если я пишу на VHDL тогда как? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andrew_b 16 29 августа, 2008 Опубликовано 29 августа, 2008 · Жалоба 2).Чтобы выполнить синтез и размещение в Active HDL нужно иметь файл .vqm; Как его получить?Пункт "Start VQM Writer" не доступен в меню Квартуса (серенький). 3).Кстати, VQM это верилоговский файл.А если я пишу на VHDL тогда как? vqm -- это входной файл fitter'а в Quartus'е, если используется сторонний синтезатор, например, Synplify. Подробности смотрите в справке Qurtus'а. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 29 августа, 2008 Опубликовано 29 августа, 2008 · Жалоба vqm -- это входной файл fitter'а в Quartus'е, если используется сторонний синтезатор, например, Synplify. Подробности смотрите в справке Qurtus'а. В справке Альтера его расшифровывает так - Verilog Quartus Mapping File (.vqm) Всётаки,какую последовательность действий нужно выполнить для возможности временной симуляции в Active HDL? Нашёл по vqm - не судьба:-(( The VQM Writer does not support the generation of VQM Files for designs targeting the Cyclone III or Stratix III device families Так что на временной симуляции крест поставить? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 29 августа, 2008 Опубликовано 29 августа, 2008 · Жалоба Всётаки,какую последовательность действий нужно выполнить для возможности временной симуляции в Active HDL? Так что на временной симуляции крест поставить? пользуйтесь поиском http://electronix.ru/forum/index.php?showt...mp;#entry294121 vqm файл моделировать бесполезно и никакого отношения к временному моделированию он не имеет !!! Вам нужно использовать EDA Netlist Writer, но учтите что при разводке будут добавлены порты ввода, вывода. И забейте вы на временное моделирование. Вам что STA не хвататет ? Удачи!!! ЗЫ. Последовательность действий подробно описана в ТУТОРИАЛЕ и Юзверь Гайде на альдек. Изучайте внимательнее, то что у вас под рукой и жизнь покажется веселей. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 29 августа, 2008 Опубликовано 29 августа, 2008 · Жалоба пользуйтесь поиском Спасибо за ответ!И рад бы воспользоваться поиском,да у меня он не работает,всё время пишет что для поиска задано меньше трёх букв не зависимо от количества букв. vqm файл моделировать бесполезно и никакого отношения к временному моделированию он не имеет !!! Я его и не собирался моделировать,просто временной симулятор не запускается потому что не выполнен синтез.При попытке запустить синтез просят указать файл .vqm,а квартус его не формирует.Вот такая получилась цепочка. Вам нужно использовать EDA Netlist Writer, но учтите что при разводке будут добавлены порты ввода, вывода. И забейте вы на временное моделирование. Вам что STA не хвататет ? Может Вы и правы насчёт STA и я только зря время теряю с этим временным моделированием?Вы его используете? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 30 августа, 2008 Опубликовано 30 августа, 2008 · Жалоба просто временной симулятор не запускается потому что не выполнен синтез.При попытке запустить синтез просят указать файл .vqm,а квартус его не формирует.Вот такая получилась цепочка. кхм, вы говорите про альдек. Это простой симулятор, который требует только скомпилированые в либы модули, используемые в проекте. Я немогу понять причем здесь синтез и его результат в симуляторе. Если же ква вам не генерирует файлы для временного моделирования, говоря о том, что не может отсинтезировать проект, в виду отстутствия файла vqm. То это другое. Подключите вместо модуля в vqm файле, исходные коды этого модуля и будет вам счастье. Может Вы и правы насчёт STA и я только зря время теряю с этим временным моделированием?Вы его используете? уже отвечал, ответ лежит там :) http://electronix.ru/forum/index.php?act=S...st&p=457943 Удачи!!! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
maior 0 30 августа, 2008 Опубликовано 30 августа, 2008 · Жалоба На современном этапе развития электронной техники временным моделированием имеет смысл заниматься только если вы проектируете эйсик. Применительно к плис - жалко потерянного времени: отладить проект гораздо быстрее другими методами. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vetal 0 30 августа, 2008 Опубликовано 30 августа, 2008 · Жалоба На современном этапе развития электронной техники временным моделированием имеет смысл заниматься только если вы проектируете эйсик. Ну, я бы не стал так категорично заявлять. Иногда и временное нужно. Хотя, если качественно заданы все временные ограничения для временного анализатора и они выполняются, а также проект соответствует концепции синхронного дизайна - необходимость в временном моделировании отсутствует :) Покарайней мере я несколько лет на уровне edn+sdf ничего не проверял(если мне память не изменяет), т.к. при обозначенных выше условиях все и так работает при условии отсутствия багов в rtl. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sazh 5 30 августа, 2008 Опубликовано 30 августа, 2008 · Жалоба Покарайней мере я несколько лет на уровне edn+sdf ничего не проверял(если мне память не изменяет), т.к. при обозначенных выше условиях все и так работает при условии отсутствия багов в rtl. А что такое - баг в RTL. Я там никаких багов не видел. А вот отклонение от рекомендуемых стилей проектирования увидеть можно. А значит тогда функциональное моделирование может не соответствовать реальному временному, что приведет к не правильному функционированию железа. (Например в Квартусе по умолчанию временное моделирование. Мне его и без функционального достаточно) А вот сравнение функционала и времянок дает ответ о качестве проекта. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vetal 0 30 августа, 2008 Опубликовано 30 августа, 2008 · Жалоба А что такое - баг в RTL. Например - забытый сигнал в списке чувствительности процесса. (Например в Квартусе по умолчанию временное моделирование. Мне его и без функционального достаточно) Я встроенным симулятором не пользуюсь - времени жалко на это тратить. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sazh 5 30 августа, 2008 Опубликовано 30 августа, 2008 · Жалоба Я встроенным симулятором не пользуюсь - времени жалко на это тратить. Надеюсь, я Вас не обидел. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vetal 0 30 августа, 2008 Опубликовано 30 августа, 2008 · Жалоба Надеюсь, я Вас не обидел. Нет, даже в мыслях не было на что-то обижаться :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
maior 0 31 августа, 2008 Опубликовано 31 августа, 2008 · Жалоба .... если качественно заданы все временные ограничения для временного анализатора и они выполняются, а также проект соответствует концепции синхронного дизайна - необходимость в временном моделировании отсутствует... вот именно! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Builder 1 1 сентября, 2008 Опубликовано 1 сентября, 2008 · Жалоба Ну, я бы не стал так категорично заявлять. Иногда и временное нужно. Хотя, если качественно заданы все временные ограничения для временного анализатора и они выполняются, а также проект соответствует концепции синхронного дизайна - необходимость в временном моделировании отсутствует :) Покарайней мере я несколько лет на уровне edn+sdf ничего не проверял(если мне память не изменяет), т.к. при обозначенных выше условиях все и так работает при условии отсутствия багов в rtl. согласен, в 99% случаев оказывается достаточно функционального+корректный дизайн и ограничения по времянке. Но, сам сталкивался с тем, что всё вроде корректно - но был глюк, выщемил место проблемы только временным тестрованием. Так что иногода бывает нужно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 1 сентября, 2008 Опубликовано 1 сентября, 2008 · Жалоба А что такое - баг в RTL. Я там никаких багов не видел. А вот отклонение от рекомендуемых стилей проектирования увидеть можно. А значит тогда функциональное моделирование может не соответствовать реальному временному, что приведет к не правильному функционированию железа. (Например в Квартусе по умолчанию временное моделирование. Мне его и без функционального достаточно) А вот сравнение функционала и времянок дает ответ о качестве проекта. Поясните пожайлуста как Вы производите "сравнение функционала и времянок дает ответ о качестве проекта" и как судите о "качестве" проекта Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
