[slawikg 0]

При работе с HDL-Designer возникли следующие проблемы( которые описал в порядке убывания значимости , язык hdl verilog):

1.При моделировании проекта в Модельсиме , созданного в HDL-Designerе ( и соответственно запущенного из него), не работают PLL мега-функции. Мега-функции импортированы из Quartusа. В самом HDL-Designerе, я таких функций не видел.

 

2.Не инициализируется память (При моделировании проекта в Модельсиме), импортированная из Quartusа, ни hex, ни mif-файлами.

 

2. Не получилось, как описано в “Designing with IP generated by Altera's MegaWizard in HDL Designer”( 10054) вставить алтеровские Мега-функции.

 

Мега-функции, импортированные из Quartusа вставляются только в те файлы, которые находятся в той же библиотеке что и Мега-функции. В этой библиотеке, должны находится и скомпилированные из “sim_lib” алтеровские файлы. В результате, библиотека очень разрастается, а в навигаторе проекта, очень много лишних файлов, которые хотелось бы убрать куда подальше (в другую библиотеку) .

 

3.Отсутствует связь с моделсимом (и анимация) текстового редактора DesignPad, IBD и ASM. DesignPad, только вызывается из моделсима.

 

4.Во всех версиях HDL-Designerа, кроме 6.1 не запускается редактор временных диаграмм, не открываются соответствующие файлы. Нет даже соответствующих кнопок в меню. В 6.1 был сделан тест-бенч, которым продолжаю пользоваться.

 

 

 

Не знаю, должно ли так быть быть ? И у всех ли так работает HDL-Designer?

И если не так, может кто поможет решить их.

 

Заранее благодарен!

[des00 25]

Не знаю, должно ли так быть быть ? И у всех ли так работает HDL-Designer?

 

1. ИМХО такое часто бывает если не подключена либа с описанием PLL и/или стоит разрешение симулятора не соответствующее модели PLL (не более 1ps).

 

2. Квартус партизан, ложит файлы инициализации рядом с моделью памяти, он берет их относительно папки в которой лежит модель. А моделсим все оценивает относительно папки, относительно которой он запускается( где лежит либа рабочая либа). Далее если расковырять модели в либе ovi_altera_mf то можно увидеть что инициализатор модели может разгрести ТОЛЬКО HEX файл. Поэтому пихать в модель mif для симулятора бесполезно.

 

лечение зайти в модели памяти и ручками перебить

altsyncram_component.init_file = "name.hex"

на

altsyncram_component.init_file = "ful_path/name.hex"

 

Дизайнер у меня не пошел, не могу я в нем работать. Использую только для начального реверс инжиниринга ну и все хочу когда нить освоить его DRC (проверка никогда не мешает).

 

Еще раз 2. Не знаю как это сделать, да и зачем ? заворачивание мегакор во враперы рулит.

 

3,4. Тут тоже пас, но

ИМХО настоящие пацаки с планеты земля дебажутся по сорцу и по логам + на худой конец log -r /* и вейвформ. Ну все это еще заворачивается в тестбенч с автоверификацией и ассертами.

 

 

Удачи.

[CaPpuCcino 0]

Дизайнер у меня не пошел, не могу я в нем работать. Использую только для начального реверс инжиниринга ну и все хочу когда нить освоить его DRC (проверка никогда не мешает).

вот абсолютно та же историрия один в один(только для реверса). а что за лось такой этот DRC? чем так полезен?

[des00 25]

вот абсолютно та же историрия один в один(только для реверса). а что за лось такой этот DRC? чем так полезен?

 

Design Rules Check, правда название не оригинальное. в оригинале у них это DesignChecker. что то вроде крутого линтера.

 

Кстати есть дизайны очень плохо поддающиеся реверсированию на уровне иерерахии. Это дизайны в которых вся коммутация выполнена с использованием промежуточных сигналов, а не портов модулей.

 

IBD очень криво строит таблицу. проще в редакторе с tags пробежаться по дизайну.

[slawikg 0]

1. ИМХО такое часто бывает если не подключена либа с описанием PLL и/или стоит разрешение симулятора не соответствующее модели PLL (не более 1ps).

 

Поставил 1ps вместо 10 всё заработало!

 

2. Квартус партизан, ложит файлы инициализации рядом с моделью памяти, он берет их относительно папки в которой лежит модель. А моделсим все оценивает относительно папки, относительно которой он запускается( где лежит либа рабочая либа). Далее если расковырять модели в либе ovi_altera_mf то можно увидеть что инициализатор модели может разгрести ТОЛЬКО HEX файл. Поэтому пихать в модель mif для симулятора бесполезно.

 

лечение зайти в модели памяти и ручками перебить

altsyncram_component.init_file = "name.hex"

на

altsyncram_component.init_file = "ful_path/name.hex"

Прописал путь к hex – файлу,

`ifdef NO_PLI

altsyncram_component.init_file = "D:/HDS/Altera_MegaWizard/HDS/altera_megawizard/my_project2_lib/hdl/examl_init_ram.rif"

`else

altsyncram_component.init_file = "D:/HDS/Altera_MegaWizard/HDS/altera_megawizard/my_project2_lib/hdl/examl_init_ram.hex"

`endif

,

Получил следующее сообщение:

дoма стоит слабый компьютер, в понедельник попробую на работе.

 

Еще раз 2. Не знаю как это сделать, да и зачем ? заворачивание мегакор во враперы рулит.

Виноват пропустил нумерацию.

Я имел ввиду импорт всех мегафункций , а не только мегакоре. Конкретно встроенной памяти и PLL. Память позволяет, сделать синтезабельную инициализацию, а PLL вообще нет в HDL-Designerе.

Ну а с враперами наверно( я ещё не пробовал), также как в квартусе, создавать ещё модуль оболочку. Всё равно, приходится прописывать в одной библиотеке.

 

 

3,4. Тут тоже пас, но

ИМХО настоящие пацаки с планеты земля дебажутся по сорцу и по логам + на худой конец log -r /* и вейвформ. Ну все это еще заворачивается в тестбенч с автоверификацией и ассертами.

Я тоже пользуюсь log -r /*, но ещё удобно смотреть по схеме, и включать небходимые сигналы в модельсиме, причём всё с обратной связью. Автомат связзывается по именам состояний и плюс анимация цветом, (как и в блок-схеме алгоритма) позволющая наглядно видеть путь сигнала.

[cms 0]

Хе, пришел к тому же итогу, что и многоуважаемый des00 и СaPpuCcino.

 

HDLdesigner'oм проникся, восхитился его умением вытягивать графику из HDL, приятностью автогенерации кода по IBD/схематику, хорошей структурной парсилке в DesignPad'e... и вернулся в Quartus Editor.

 

Во-первых, Designer до сих пор (2007b) хорошо работат только с VHDL. Попытка сделать в нем SystemVerilog проект наткнулась на очень слабую поддержку этого языка, не больше объема верилоговского подмножества.

 

Во вторых, обнаружилась очень неприятная бага с референс-указанием исходников. Если все исходники держать в одном месте (/hdl-папке), все ок. Но если необходимо ссылаться на сырцы в рабочей папке квартуса (например, генереные SoPC-билдером), то тут уже начинаются заморочки.

 

Вобщем, для разбора чужого кода HDLDesigner рулит, но свой код проще (и надежнее) писать ручками в квартусовском едиторе. тем более что к менторовсим едиторам я так и не смог привыкнуть. раздражает , что никак не могут сделать нормальную табуляцию, которая бы не плыла бы в других редакторах.

[des00 25]

Прописал путь к hex – файлу,

`ifdef NO_PLI

altsyncram_component.init_file = "D:/HDS/Altera_MegaWizard/HDS/altera_megawizard/my_project2_lib/hdl/examl_init_ram.rif"

`else

altsyncram_component.init_file = "D:/HDS/Altera_MegaWizard/HDS/altera_megawizard/my_project2_lib/hdl/examl_init_ram.hex"

`endif

 

например у меня :

 

altsyncram_component.indata_reg_b = "CLOCK0",
altsyncram_component.init_file = "E:/work_des00/Project/prj_30/core/dds_rom.hex", 
altsyncram_component.intended_device_family = "Cyclone II",

 

никаких макросов и все работает

 

Удачи.

[slawikg 0]

например у меня :

 

altsyncram_component.indata_reg_b = "CLOCK0",
altsyncram_component.init_file = "E:/work_des00/Project/prj_30/core/dds_rom.hex", 
altsyncram_component.intended_device_family = "Cyclone II",

 

никаких макросов и все работает

 

Удачи.

 

Очень вам благодарен! , на рабочем компьютере у меня тоже пошло, А макросы поставила сам Qufrtus.