[torik 0]

Всем привет!

Вот, это, как его, схему нарисовал в первом приближении. Она включает в себя CycloneII, память, TV-декодер, разъем для подключения TFT и всякие мелочи... Предполагается, конечно, корректировка по результатам разводки.

Большая просьба поглядеть, покритиковать, указать на грубые ошибки (ну на оформление не по ГОСТ можно пока не обращать внимания), может еще чего посоветовать... Прилагаю в формате .pdf

po_estakada.rar

[vetal 0]

Сравнивать лучше с референс дизайнами от altera. Как минимум 0,1мкф+0,01мкф на каждую ножку питания плисины. Я 0,01мкф уменьшаю в половину 1 част 0,1мкф и 0,5части 0,01мкф.

К SDRAM памяти лучше поставить хотя бы по 10 мкф на чип(кер. или тант) - они когда рефрешатся жрут много.

 

Не забывайте о том, что pll работает до 1000МГц(примерно + гармоники) и питание нужно исходя из этого делать. Фильтры на питание аналога PLL отдельный на каждый вывод и фильтрующие конденсаторы с двух сторон бусинки(компановка должна быть соответствующая).

[torik 0]

Спасибо, учту обязательно.

Насчет схемы конфигурирования - все норм? Планирую использовать с USBBlaster2.

[vetal 0]

Тут вопрос темный :) Я такой не пользуюсь, а использую режим JTAG indirect confogiration(много удобнее и практичнее).

 

Подключайте бластер к JTAG порту, а флэшку без всяких ухищрения напрямую по схеме AS. При такой конфигурации у вас jtag будет доступен для пользователя( соответственно signaltap, отладчик ниоса и пр. вкусности)

[RYury 0]

Насчет схемы конфигурирования - все норм?

 

для заливки EPCS схема верна, только как было сказано выше, лучше использовать JTAG. Если будете использовать NIOS, то программу можно шить во флэш с помощью Flash Programmer через JTAG. Вместо EPCS4 я бы поставил M25P40, т.к. у первой F=20MHz , у второй 40MHz.

[torik 0]

Ага, вот это важный момент насчет конфигурации! Сейчас почитаю про вариант с JTAG, а то сразу почему-то не подумал. NIOS будет...

[BSACPLD 15]

Вместо EPCS4 я бы поставил M25P40, т.к. у первой F=20MHz , у второй 40MHz.

Позвольте с Вами немного не согласится, цитата из config_handbook.pdf (стр. 700, таблица 4-21, примечание 1):

Existing batches of EPCS4 manufactured on 0.15 μm process geometry supports AS configuration up to 40 MHz.

However, batches of EPCS4 manufactured on 0.18 μm process geometry support only up to 20 MHz. EPCS16 and

EPCS64 serial configuration devices are not affected. For information about product traceability and transition

date to differentiate between 0.15 μm process geometry and 0.18 μm process geometry EPCS4 serial configuration

devices, refer to PCN 0514 Manufacturing Changes on EPCS Family process change notification on the Altera

website at www.altera.com.

 

Хотя M25P40, конечно же, дешевле.

[torik 0]

Вот, господа, переделал схему конфигурации под JTAG совместно с AS, прошу проверить, ничего ли я не напутал/забыл...

 

Что касается M25P40 - а реально ипользовали ее? А то я слышал краем уха, что с ней может вообще не заработать...

po_estakada_page3.pdf

[sazh 8]

Ага, вот это важный момент насчет конфигурации! Сейчас почитаю про вариант с JTAG, а то сразу почему-то не подумал. NIOS будет...

 

Просто замечу, что программирование по Вашей схеме включения точно работает при наличии байтбластера 2, а от usb бластера даже не знаю.

Так как такая схема использовалась очень давно, когда еще не было доступа к ПЗУ через jtag.

Что касается схемы. Частоты 27 и 50 на три входа FPGA. Клоки на динамическую память.

Обычно используют буфера - разветвлители с нулевой задержкой.

С выхода генератора может просится последовательный резюк.

[RYury 0]

Что касается M25P40 - а реально ипользовали ее? А то я слышал краем уха, что с ней может вообще не заработать...

работает, проверено. Здесь на форуме пробегало, что EPCS - это на самом деле перемаркированные кристаллы от STM (т.е. серия M25Pxx) и ID у них совпадают.

 

От USB blaster тоже все работает.

[torik 0]

Так как такая схема использовалась очень давно, когда еще не было доступа к ПЗУ через jtag.

 

Простите, не понял, что значит старая... Какая тогда новая?

 

Что касается схемы. Частоты 27 и 50 на три входа FPGA.

Я может придираюсь, но что вы имеете ввиду? (где сказуемое)

 

Обычно используют буфера - разветвлители с нулевой задержкой.

С выхода генератора может просится последовательный резюк.

 

Резюк поставлю, действительно... А разветвители куда применить?

 

работает, проверено. Здесь на форуме пробегало, что EPCS - это на самом деле перемаркированные кристаллы от STM (т.е. серия M25Pxx) и ID у них совпадают.

 

Отлично, цена привлекательная.

[sazh 8]

Простите, не понял, что значит старая... Какая тогда новая?

Я может придираюсь, но что вы имеете ввиду? (где сказуемое)

Резюк поставлю, действительно... А разветвители куда применить?

Отлично, цена привлекательная.

 

Старая, новая. Это я про время. Откройте даташит 5 летней давности. Там об an370 ни слова.

Разветвлители на клоки применить. Один выход одна нагрузка.

[torik 0]

Разветвлители на клоки применить. Один выход одна нагрузка.

Спасибо, теперь понял - а то перегрузить генератор можно... Хм, разветвитель, а вообще-то имеет смысл на все четыре PLL заводить одинаковые клоки или лучше упростить (завести на один) и потом "внутри развести"?

[vetal 0]

На SDRAM тактовые сигналы лучше вего заводить от PLL. Это будет задел на будущее - можно будет тактовую поднять и регулировать рабочее окно путем изменения задержек.

 

потом "внутри развести"

Pll работает только от пина(или другого pll), причем каждому pll поставлены в соответствие свом пины. Если на группе сигналов PLL0(С0-С3) заводятся 2 и более тактовых частот, то только одна из них сможет использоваться в скомпенсированном режиме. 1 внешний сигнал нельзя заводить сразу на несколько pll, только каскадированием.

[sazh 8]

Спасибо, теперь понял - а то перегрузить генератор можно... Хм, разветвитель, а вообще-то имеет смысл на все четыре PLL заводить одинаковые клоки или лучше упростить (завести на один) и потом "внутри развести"?

 

Если весь проект проходит от одного pll с внутренним разветвлителем, зачем четыре pll.

Можно заложиться на использование клоков в разных банках.

Посмотрите рапорты. Обычно неиспользованный глобальный клок в рапорте рекомендовано посадить на gnd. Посадите его через резистор - перемычку.

 

На SDRAM тактовые сигналы лучше вего заводить от PLL. Это будет задел на будущее - можно будет тактовую поднять и регулировать рабочее окно путем изменения задержек.

 

Ясно дело - pll. Но у товарища два корпуса памяти. Может быть четыре.

Разветвлитель клоков от pll на клоки корпусов памяти. А внутри регулятор - но уже относительно блока памяти.