[Gas Wilson 67]

Уважемые гуру, а отчего вот такое происходит?

 

Process "Translate" completed successfully

Using target part "3s500efg320-4".

Mapping design into LUTs...

ERROR:MapLib:661 - LUT2 symbol "XLXI_1/CS_not000111" (output

signal=XLXI_1/data_out_0_not0001) has input signal "XLXI_2/dr_loc" which will

be trimmed. See the trim report for details about why the input signal will

become undriven.

 

ERROR:MapLib:820 - LUT2 symbol "XLXI_1/CS_not000111" (output

signal=XLXI_1/data_out_0_not0001) has an equation that uses input pin I1,

which no longer has a connected signal. Please ensure that all the pins used

in the equation for this LUT have signals that are not trimmed (see trim

report for details on which signals were trimmed).

Изменено 2 июля, 2008 пользователем Gas Wilson

[DmitryR 0]

Если поискать на сайте Xilinx по фразе ERROR:MapLib:661, то можо найти вот такую ссылочку: http://www.xilinx.com/support/answers/23990.htm

[Gas Wilson 67]

Спасибо! Читаю...

[Gas Wilson 67]

Почитал - многое так и осталось непонятным... Вроде при синтезе он теперь не много обрезает, но тем не менее ошибки остались - я в печале :crying:

Изменено 7 июля, 2008 пользователем Gas Wilson

[DmitryR 0]

Почитал - многое так и осталось непонятным... Вроде при синтезе он теперь не много обрезает, но тем не менее ошибки остались - я в печале :crying:

Видимо, надо продолжать работать, чтобы ничего не обрезал...

[hitower1 0]

Возможно у Вас просто где-то в схеме брошенный вывод внимательно посмотрите свой проект

[Gas Wilson 67]

проект весь на vhdl только верхний уровень на schematic'e - так что висящих выводов вроде нет... да и проект то не сложный по ресурсам...

[DmitryR 0]

проект весь на vhdl только верхний уровень на schematic'e - так что висящих выводов вроде нет... да и проект то не сложный по ресурсам...

Так если ошибки остались - значит есть. Смотрите, на какие сигналы ошибки, смотрите отчет синтезатора, что он там упростил.