[lexus.mephi 0]

Предложили заняться языком System C. Насколько он хорош я на форуме прочитал, а вот что на данный момент по этому языку есть? Русскоязычные материалы найти не надеюсь. Наверняка кто-то занимался поиском инфы. Буду признателен, если подскажете с чего лучше начать изучение System С.

[CaPpuCcino 0]

http://electronix.ru/forum/index.php?showt...amp;#entry52926 в конце первой страници то как я отвечал на данный вопрос + поиск по форуму по ключу SystemC

[L_Konstantin 0]

Есть замечательная книжка:

"SystemC: From the Ground Up", David C. Black, Jack Donovan.

 

Рекомендую начинать с нее.

[Kuzma_ 0]

Вопрос может немного водянистый - но всё же..

 

Хотелось бы узнать - на сколько отличается дизайн написанный на VHDL и на SystemC. Всмысле вопрос уместности его использования - если УАРТ напрмер описанный на SystemC занимает в 2 раза больше чем на VHDL - то смысл его использования ?

[CaPpuCcino 0]

Хотелось бы узнать - на сколько отличается дизайн написанный на VHDL и на SystemC. Всмысле вопрос уместности его использования - если УАРТ напрмер описанный на SystemC занимает в 2 раза больше чем на VHDL - то смысл его использования ?

в чём смысл использования ассемблера, если программа "Hello, world!" занимает как минимум на порядок больше места чем аналогичная на Си?

вопрос таким образом ставить некорректно, потому что если у вас нет необходимости использования других средств проектирования нежле VHDL (т.е. не испытваете какой-либо дискомфорт из-за нехватки функциональности ВХДЛ), то пытаться освоить какой-либо другой инструментарий абсолютно бессмысленно. (я например переходил на СЦ по необходимости, иначе бы не стал.)

а вот уж какие потенциальные возможности предоставляет СЦ посравнению с ВХДЛ это уж ищите по форуму - обсасовалось не раз

успехов

[sazh 3]

Вопрос может немного водянистый - но всё же..

 

Хотелось бы узнать - на сколько отличается дизайн написанный на VHDL и на SystemC. Всмысле вопрос уместности его использования - если УАРТ напрмер описанный на SystemC занимает в 2 раза больше чем на VHDL - то смысл его использования ?

 

Не имеет значения, сколько места белого листа бумаги он занимает.

Лишь бы работал правильно.

[Yra 4]

IP - блок на System C занимает в 3 раза больше буковок, нежели аналогичный на Verilog ибо Verilog - язык заточенный для описания аппаратуры (параллельных процессов), а System C - это С++ + STL + классы System C(какраз заточенные под параллельные процессы.)

[CaPpuCcino 0]

IP - блок на System C занимает в 3 раза больше буковок, нежели аналогичный на Verilog

SystemC и Verlog используются на разных уровнях проектирования, поэтому и IP блоки разных уровней абстракции несравнимы

[Yra 4]

SystemC и Verlog используются на разных уровнях проектирования, поэтому и IP блоки разных уровней абстракции несравнимы

Систем си перекрывает почти полностью уровень проектирования верилога. Зря. RTL - уровень получается громоздкий (надо написать .h c декларацией классов и .cpp - реализацию.) В итоге д-тригеер на систем си выглядит устрашающе...

[vetal 0]

RTL - уровень получается громоздкий (надо написать .h c декларацией классов и .cpp - реализацию.)

учите C++. все можно написать прямо в заголовочном файле. в сумме получится не многим больше строчек, чем на vhdl.

[Yra 4]

учите C++. все можно написать прямо в заголовочном файле. в сумме получится не многим больше строчек, чем на vhdl.

C++ я знаю. Напишите пример реализации Д- дриггерам (на систем си и на верилоге. На VHDL - тоже громоздко). Систем Си я заморачивался одно время. Не просто так говорю - лижбы пост был. В заголовочном файле не рекомендую создавать реализацию классов (если только почуть) - проблеммы могут начаться когда этот заголовок подключать к другим файлам начнёте.

[dxp 34]

C++ я знаю. Напишите пример реализации Д- дриггерам (на систем си и на верилоге. На VHDL - тоже громоздко). Систем Си я заморачивался одно время. Не просто так говорю - лижбы пост был. В заголовочном файле не рекомендую создавать реализацию классов (если только почуть) - проблеммы могут начаться когда этот заголовок подключать к другим файлам начнёте.

В графичском редакторе D-триггер еще компактнее выходит - поместил его на схему из библиотеки и все. Но на деле отдельный триггер никого не интересует, интересует конечная функциональность модуля/объекта. И внутри класса этот триггер ничего не тянет. Зато класс представляет целостность и законченность, что сильно облегчает работу с ним - интерфейс определен, внутреннее пространство имен, невозможность неправильно использовать представление из-за закрытости, расширяемость благодаря наследованию и шаблонам. Верилогу тут ловить нечего. Хотя триггер на нем быстрее описать. Но еще быстрее, повторяю, в схеме его поместить. :)

[CaPpuCcino 0]

да, забейте вы действительно на триггер. SystemC отвели нишу ESL - точка. Не стоит микроскопом гвозди заколачивать, для этого придумали молоток.

[Инноватор 0]

Насколько я знаю, SystemC достаточно широко используется на стадии верификации, в основном для описания тестового окружения.

Но, есть ли у кого-нибудь опыт создания целого проекта на ESL уровне с использованием SystemC? Как осуществляется спуск вниз до RTL уровня (есть ли автоматические средства)? Возможен ли синтез, и модели каких уровней, описанных на SystemC можно синтезировать?

[CaPpuCcino 0]

на все ваши вопросы на форуме уже есть ответы воспользуйтесь поиском по форуму в ветках "Программируемая логика (ПЛИС) - Programmable Logic (FPGA,CPLD, PLD)" "Вопросы системного уровня проектирования - Discussions about system level design" - всё найдёте.

если после изучения останутся вопросы - обращайтесь