[Esquire 0]

а Verilog необходимо знать но только на детском уровне

Verilog и VHDL близки друг другу по структуре, только второй старше и поэтому более развитый как язык.

Важнее не выучить язык как таковой, а овладеть стилем описания (coding style) и научиться составлять синтезируемые конструкции, однозначно понимаемые разными компиляторами.

Вот это действительно будет не по-детски ;)

[ASN 0]

Не надо стараться угодить всем компиляторам. Надо просто следовать стандартам на язык.

Кодировать описание схемы нужно так, что бы "не было мучительно больно за бесцельно написанные строки". Довелось как разбирать код, написанный так, что волосы дыбом встали. Код был синтезируемый, но абсолютно несопровождаемый, без тестовых векторов, плохо (можно сказать, отвратительно) документирован. Теперь, я вначале использую поведенческий стиль описания, формирую испытательный стенд, а затем критичные куски переписываю и оптимизирую. Обязательно подробнейший комментарий со ссылками на литературу, диаграммы и повторная верификация . Это долго, но зато работает и нетрудно вносить изменения. Это, как я понимаю, и есть упомянутый coding style :).

 

АHDL не надо отвергать как язык, он дает гораздо больший контроль над схемой - если необходимо добиться экстремальных характеристик (чатоты, площади).

 

Ну и зря вы так о Verilog. Он распространен гораздо больше, чем VHDL. В том числе, и на постсоветском пространстве. Он очень быстро развивается, и очень быстро догоняет VHDL по мощности. В области ASIC design VHDL ему здорово проигрывает в поддержке производителей библиотек и САПР.

 

Поэтому, не следует замыкаться в рамках одной системы проектирования, одного языка ввода. Я, например, использую и VHDL, и Verilog, и TCL. Есть желание попробовать SystemC, который уже поддерживается производителями.

[MAZZI 0]

Работаю на Verilog, в институте начинал с VHDL, удобство описания на Verilog по стравнению с VHDL для начинающих очень ощутимо, и вот тут наткнулся на возможность быстрого изменения устройств через параметры и т.д., прищел в тупик, т.к. мало того что не все операторы Verilog 2001 поддерживаются (generate глючит в Ac*tive-HDL6.2SP1), да ещё нет поддержки математических функций, таких как log2 и т.п., засунуть эти функции в параметры не получилось, по услышанному мною в VHDL это поддерживается, вот теперь думаю потихоньку изучать и его, хотя было бы классно, чтобы в SystemVerilog это реализовалось и особо не надо было прыгать с языка на язык, мне VHDL не нравиться за его муторность текста, огромные текстовики простых вещей, слишком геморно.

[eboris 0]

Нашел небольшую статью Mentor Graphics, где дается краткое сравнение Verilog, VHDL и System Verilog. Смысл статьи сводится к томы, что System Verilog содержит в себе самое лучшее от обоих языков. Кроме, того он поддерживается САПР разработанными этой компании для высооуровневого проектирования и отладки как аппаратуры так и программных средств. :D

[druzhin 4]

Verilog однозначно лучше для RTL (синтеза схемы) !!! В VHDL много програмистских, чисто совтовых прибамбасов, которые для RTL не нужны и осложняют жизнь. Поэтому для одинаковых проектов размер кода на VHDL почти в полтора раза больше, чем на Verilogе и более мутный. Говорят, что VHDL более строгий и типизированный - не верь. Это ДЛЯ СИНТЕЗА СХЕМ только мешает. К HDL-языкам нельзя полдходить с мерками, как для обычных писюшных или даже микроконтроллерных ЯВУ (язык высокого уровня).

[grumbler 0]

Вот что не надо учить это AHDL. По моему это тотже графический редактор только буквами. Работать надо на VHDL, это удобнее, а Verilog необходимо знать но только на детском уровне.

Если по каким либо соображениям предполагается использовать только

ALTERA начинать лучше именно с AHDL - ничего общего со схемным вводом он не имеет, но дает возможеность одновременно использовать как высокоуровневые, так и низкоуровневые конструкции. Очень помогает, когда ресурсов не хватает.

[Slider83 0]

Привет ктонибудь хочит метооду по VHDL по ней читают нам лекции в ВУЗе

Если нужно то напишите на мыло [email protected]

К стате она весит очень мало всего 174 кило могу прислать на мыло

Пишите

[Esquire 0]

Slider83

Не пости 3 раза подряд про одно и тоже (тем более в разных темах) :angry: .

[-=KiV=- 0]

Если упрощенно, то Pascal -> VHDL, а C++ -> Verilog.

По заявлению самих разработчиков - VHDL писался под впечатлением языка ADA (заказчик был один и тот-же - министерство обороны США) а Verilog дейтвительно похож на C.

Если по существу вопроса из топика - начните с VHDL (сам так поступил :)).

Это примерно аналогично тому, как в ВУЗах учат паскаль (более строгая типизация, приучает к порядку), а затем уже (часто после ВУЗа :D) приходится изучать C.

Вам необязателно будет в дальнейшем _ПЕРЕУЧИВАТЬСЯ_ на Verilog. Просто надо будет его _ИЗУЧИТЬ_ и знать. А понимание что Вам _нужно_ и что _нравиться_ придет потом. Вот тогда и выберете :D.

[XBG432 0]

Согласен, что разбираться надо с VHDL и с него начинать (из личного опыта). Как говорят: тяжело в ученье.... Но, самое главное, чтоб в голове схемотехника всегда была. А там уже дело техники - на каком языке писать.

[MadMakc 0]

Согласен с XBG432- главное, как это не странно,надо начать со схемотехники.Без неё,увы,никакой HDL писать рабочие проекты не поможет.

А с чего начать?Eсли есть кто-то типа наставника, то на том, на чём он пишет.Если нет, зайди в магазин и посмотри на синтаксис этих языков.Который визуально понравится,тот и изучай.

[lexx 0]

начни с какого-то реального проекта даже и простейшего комбинационного: схемотехника, VHDL, Veriog. Далее последовательностная логика и т.д. Вообще что учить по моему это схемотехника, а там если через некоторе время проблем не будет, то уже будет намного яснее что учить. Да может уже устроишься куда-нибудь а там все варианты будут ясны

[hww 0]

Verilog или VHDL?

 

Если проектов много и все не большие Verilog намного лучше. Потому как более компактный исходный код. Сам язык более простой и выразительный. Что не удивительно, так как он более современный. К сожалению он менее поддержанный.

 

Мне приходится делать много относительно маленьких проектов, и я использую MAXII+plus. Так вот Verilog в нём имеет свои особенности, а самое главное на некоторые синтаксические ошибки MAX реагирует весьма странно. Его сообщение об ошибке ни о чём не говорит. И мне приходилось искать ошибку комментируя фрагменты исходника. Мне кажется что с VHDL такого не будет.

 

В «Libero Design Enviroment» язык Verilog поддержан достаточно хорошо. Но сама среда разработки оставляет желать лучшего.

 

Я люблю всё «топовое» и сложное но в случае с Verilog и VHDL я выбрала Verilog. Так как производительность труда в нём выше.

[druzhin 4]

ИСЕ. Синплифи, Моделсим очень хорошо поддерживают верилог. Актив-хдл не понимает generate. Леонардо Спектрум с местного фтп ругался на строки типа:

output wire OUT1;

output reg OUT2;

Это леонардо кривой или я в нём что-то делал не так?

[Andy-P 0]

Вот две статьи написанные авторитетами:

http://www.angelfire.com/in/rajesh52/verilogvhdl.html - объективное сравнение возможностей двух HDL и пример на обоих языках и даже на С для соавнения

 

http://www.cs.bilkent.edu.tr/~baray/cs224/VRLG95A.htm - Verilog HDL vs. VHDL For the First Time User - прославляет Verilog Особенно ее обогащают «живые» комментарии дизайнеров

 

После их прочтения для корректного выбора Вам таки придется ответить себе на вопрос: так шашечки или ехать? :D