[ViKo 1]

Обязательно ли запитывать банк, из которого я хочу вывести LVDS сигнал с PLL, от 2.5V? Остальные сигналы в этом банке мне желательно иметь 3.3V. Да и сам сигнал с PLL не требуется именно тех уровней, что в LVDS, а вот дифференциальным должен быть. Позволит ли мне Quartus или сам Cyclon выдать то, что мне надо?

[rv3dll 0]

Обязательно ли запитывать банк, из которого я хочу вывести LVDS сигнал с PLL, от 2.5V? Остальные сигналы в этом банке мне желательно иметь 3.3V. Да и сам сигнал с PLL не требуется именно тех уровней, что в LVDS, а вот дифференциальным должен быть. Позволит ли мне Quartus или сам Cyclon выдать то, что мне надо?

 

то что сигнал только с PLL не имеет значения он всё равно обычный пин.

 

надо посмотреть спецификацию того устройства на которое подаётся LVDS

[Skywolf 0]

Я тоже задовался этим вопросом, но в документации не чего подробного не нашел. В циклоне выход LVDS по определению кривой, так как ему нужен еще дополнительный резисторный делитель 2*120ом и 170ом. Дык вот возникает соображение, если запитать банк от 3.3в и передумать номиналы делителя то может и сгорит не сразу и даже будет работать, правда, вдруг, толко как выход....Вобщем есл б это было возможно в документации сообщили бы

[ViKo 1]

Я думаю, что ничего не случится, если запитать LVDS выходы от 3.3V и пересчитать делитель, если нужно. Вопрос, включится ли LVDS в принципе на этих ножках при таком питании.

[Gate 0]

Насколько я помню, в группе fpga на groups.google.com было обсуждение, резюме:

1.если только lvds-входы, то можно запитывать банк от 3.3в, это подтвердил кто-то из альтеры, да и квартус позволяет.

2. если есть выходы, то хуже - работать будет, но сместится средняя точка. Альтера не рекомендует.

Вроде так.

[ViKo 1]

Спасибо. Хорошо, если так.

А мне средняя точка и не нужна. Буду подавать через конденсаторы - тактовый сигнал на АЦП, а там он уж сам сместится, или привешу что-нибудь.

[rv3dll 0]

Спасибо. Хорошо, если так.

А мне средняя точка и не нужна. Буду подавать через конденсаторы - тактовый сигнал на АЦП, а там он уж сам сместится, или привешу что-нибудь.

 

так делать нежелательно!!!!!!!!!!!!!!!!!!!!!!!!!!!!

кварц должен тактировать в первую очередь ацп а уже потом плисину - иначе повесишь в шум ацп ещё и джиттер PLL

[ViKo 1]

так делать нежелательно!!!!!!!!!!!!!!!!!!!!!!!!!!!!

кварц должен тактировать в первую очередь ацп а уже потом плисину - иначе повесишь в шум ацп ещё и джиттер PLL

Так выходы PLL для этого и предназначены, а PLL как раз и минимизирует джиттер генератора (надеюсь), да и где я найду генератор на 250MHz? АЦП у меня 8-разрядный.

[AndriAno 0]

Обязательно ли запитывать банк, из которого я хочу вывести LVDS сигнал с PLL, от 2.5V? Остальные сигналы в этом банке мне желательно иметь 3.3V. Да и сам сигнал с PLL не требуется именно тех уровней, что в LVDS, а вот дифференциальным должен быть. Позволит ли мне Quartus или сам Cyclon выдать то, что мне надо?

 

в общем в нашей системе давно используется нестандартное питание банков которые тащут LVDS.

все прекрасно работает

естественно смещается средняя точка, т.е. если с одной стороны подается питание 3.3 то и на другой стороне тоже необходимо питаться от 3.3

 

в нашем случае вполне успешно ведется обмен на частоте порядка 100МГц(выше не требовалось), на осциллограме форма сигнала вполне приличная без выбросов и провалов, такчто я думаю что при таком питании максимальная частота работы если и снижается то не намного

[zvs 0]

Так выходы PLL для этого и предназначены, а PLL как раз и минимизирует джиттер генератора (надеюсь), да и где я найду генератор на 250MHz? АЦП у меня 8-разрядный.

Напрасно надеетесь - PLL совершенно не минимизирует джиттер генератора, а как раз наоборот...

Генератор можно поскать у Epson, Crystek или в БМГплюс например...

[ViKo 1]

Хорошо. Попробую присобачить генератор на 250 MHz. Есть парочка у Epson, и у Jauch. Жрут тока, правда, они. И легко ли достать, неизвестно.