[v_mirgorodsky 0]

Добрый день, всезнающий ALL!

 

Есть Virtex-4 XC4VFX20 в 672-ногом BGA-корпусе и память от Micron - MT48LC8M32B2F5 - тоже в BGA-корпусе. Есть Ibis-модели компонентов обоих производителей. Есть HyperLynx. Для трассировки платы была выбрана следующая стратегия: импеданс дорожек 53-55 Ом, средняя длинна связей от памяти до FPGA 2 дюйма, разброс длин связей лежит в пределах от 1.7 до 2.3 дюйма. В качестве согласования линии было решено использовать выводы с напряжением питания +3V3 с цифровым контроллируемым импедансом - драйвер отслеживает сопротивление референс-резистора на специальном пине и подстраивает свое выходное сопротивление под характеристическое сопротивление линии. Аналогичная система присутсвует в Virtex-II и Virtex-II Pro чипах. При моделлировании шин адреса, управляющих и тактовых сигналов все было хорошо. С шиной данных в сторону памяти тоже все получилось нормально. Проблема возникла при моделлировании шины данных в сторону FPGA. HyperLynx нарисовал овершот 4.3V при абсолютном максимуме 4.05V и андершоты -970mV, при абсолютном максимуме -750mV. Таким образом, если верить даташиту, у Virtex-а сгорит вход при первом же изменении состояния любого бита данных.

 

Теперь берем рекомендации по разводке высокочастотных плат. Там говорят, что при малой длине дорожек выравнивать их импеданс нет необходимости. Аналогичное утверждение встречаем у призводителей сигнальных процессоров и у самого Xilinx'а. В AN-??? по подключению чипов SDRAM к их FPGA при длине дорожек меньше 2.5 дюйма терминировать их не надо.

 

Попытались изменить выходной стандарт на LVCMOS и согласовать внешними резисторами - если одно направление оказывается согласованым, то другое рассогласуется - типа что в лоб, что по лбу.

 

Не подскажет ли глубокоуважаемый ALL что неправильно в этой картинке? Что надо сделать, чтобы Virtex-4 подружить с SDR SDRAM и при этом не ставить целой кучи внешних резисторов ?

 

С уважением,

Миргородский Владимир

[Alexandr 0]

Сталкивался с такой проблемой. Все из-за того, что у SDRAM слишком крутые фронты, и при прохождении сигнала по трассе ситуация еще более ухудшается, ведь полностью согласовать SDRAM->трасса->FPGA не возможно. Поэтому выход могу предложить только такой: с овершотом можно справиться поставив согласующий резистор побольше (надо подбирать по результатам моделирования в HyperLynx) или забыть про него вообще если он достаточно короток (меньше нс). А вот с андершотом придется боротся установкой подсекающего диода на землю, лучше ставить диодную сборку (например BAT54)

[v_mirgorodsky 0]

Сталкивался с такой проблемой. Все из-за того, что у SDRAM слишком крутые фронты, и при прохождении сигнала по трассе ситуация еще более ухудшается, ведь полностью согласовать SDRAM->трасса->FPGA не возможно. Поэтому выход могу предложить только такой: с овершотом можно справиться поставив согласующий резистор побольше (надо подбирать по результатам моделирования в HyperLynx) или забыть про него вообще если он достаточно короток (меньше нс). А вот с андершотом придется боротся установкой подсекающего диода на землю, лучше ставить диодную сборку (например BAT54)

<{POST_SNAPBACK}>

 

Хорошо, а откуда взялась цифра 1 наносекунда? Можно немного попдробнее? А можно ли пользоваться тем же правилом для андершотов? По результатам моделлирования время превышения уровня 4.05V для овершота составляет у нас порядка сотни пикосекунд и 200-250ps для андершота - когда напряжение падает ниже -700mV. Хотя длительность самого импульса андершота значительна - 850-900ps.

 

Если ставить диоды - то успеют ли они открываться при таком времени?

[3.14 0]

2 v_mirgorodsky

А стоит настолько доверять точности рас чета.

Попробуйте это же посчитать в ICX, результат изменится.

Потом, попробуйте "поиграться" с шириной линий исходя из допусков производителя, "поиграться" с допусками высоты диэлектрика, сменить "жесткость" IBIS и т.п.

Думаю, задача перейдет в разряд не разрешаемых :(

Я думаю, этим не стоит грузится, сработают встроенные цепи защиты от перенапряжения, все таки энергия этих выбросов мизерная.

<...по подключению чипов SDRAM к их FPGA при длине дорожек меньше 2.5 дюйма терминировать их не надо...>

Исходя из вышесказанного, основной геморой доставляет задержка вызванная колебательным процессом, чем линия короче, тем период свободных колебаний (если они имеются) меньше => меньше задержка вносимая линией.

 

Но если все таки хотите избавиться, как ни противно, решение одно - согласовывать линии с Micron. О ужас, на каждый по резюку :(

Или например, еслиб IBIS можно было генерить с учетом keeper, который своим хар. сопротивлением может в лучшую сторону смог бы изменить ситуацию.

 

2 Alexandr

И все таки, смотря где забывать, я бы не вкоем случае не оставил это без внимания на клоке или сигналах управления.

[v_mirgorodsky 0]

2 3.14

 

А можно немного поподробнее о "keeper"? В документации об этом сказано слишком мало :( Внутренние цепи защиты - имеются ввиду диоды в землю и в питание? Если нет, то какие и как их специально активировать?

 

Проблемы доставляют только обратный сигнал по шине данных от памяти к Виртексу. Все остальные линии не шумят, если верить симуляции :-\ Просто я видел схему девелопмент борда для Спартана 3 и для Виртекса 2 Про. Ни в одной из схем не было согласующих резисторов и обе содержали микросхемы SDRAM памяти. Такая вот петрушка.

[3.14 0]

Какая емкость (разброс и т.п.) у этого keeper я не интересовался, поэтому добавить более чем в доке сказано, не могу, как говорится выдал идею на гору. Так же не уточнял, корректируется генерируемая IBIS моделька при подключении keeper, если нет, тогда только выяснять его емкость и имитировать ее в HL. Ну а если учитывается тогда вперед :)

 

<Внутренние цепи защиты - имеются ввиду диоды в землю и в питание>

Они самые. Еслиб их не было буфера ПЛИСин выгорали как мухи не то что от overshot но и от наводок.

 

<...Ни в одной из схем не было согласующих резисторов и обе содержали микросхемы SDRAM памяти. Такая вот петрушка.>

Я про это в предидущем посте и писал - не стоит слишком шепетильно относиться к этому. 99.9% на этих боардах такая же картина (если не хуже). Единственное, если буфера тамашних SDRAM медленнее, тогда будет без выбросов.

 

Еще, если борода на данных, да и черт с ней, если setup выдерживается.

[Alexandr 0]

Для любой микросхемы хотя и даны предельно допустимые значения (абсолютные максимумы), но это не значит, что и их нельзя превысить. Можно. Только надо знать на сколько. Обычно данная величина пишется в даташит. Например: 5В на 2нС, но это не значит, что нельзя подать 6В. Тоже можно. Повреждение микросхемы не происходит мгновенно.

Поэтому столь малые овершоты и андершоты не страшны в принципе (в пикрсекундном диапазоне точно). К тому же если мне не изменяет память, то у Xilinx встроена защита по овершотам.

[Gorby 6]

Добрый день, всезнающий ALL!

 

Есть Virtex-4 XC4VFX20 в 672-ногом BGA-корпусе и память от Micron - MT48LC8M32B2F5 - тоже в BGA-корпусе. Есть Ibis-модели компонентов обоих

Попытались изменить выходной стандарт на LVCMOS  и согласовать внешними резисторами - если одно направление оказывается согласованым, то другое рассогласуется - типа что в лоб, что по лбу.

 

Не подскажет ли глубокоуважаемый ALL что неправильно в этой картинке? Что надо сделать, чтобы Virtex-4 подружить с SDR SDRAM и при этом не ставить целой кучи внешних резисторов ?

 

<{POST_SNAPBACK}>

 

На вашем месте я бы не заморачивался и поставил последовательные резисторы 22 ом на все линии. Очень рекомендую сборки из четырех резисторов. В корпусе 1206. Есть и в корпусе 0805, но их не смогли нормально припаять на одной немецкой фирме - закоротки между выводами. Они-то как раз и создадут совместно с емкостью пинов ФПГА фильтр, который отсеет ваши андер- и овер-шоты. Я с легкой завистью гляжу на вас. У меня самого задача - подключить 8 (!) ДДР(!!) модулей к Спартану 2Е. И даже работает. Но когда 72 бита данных (с ECC) хлопают паттерн 00-FF, логичекие уровни остальных сигналов плавают плюс-минус 500 мв (SSTL, не CMOS!). Так что более 6 DIMMов не получается поддержать. Удачи.

[Gorby 6]

Вот нашел у Самсунга аппликуху как раз под ваш случай. Совершенно ясно указывается, что при длине трасс меньше 1,5 дюйма согласование можно не применять. Правда, речь о ДДР.

 

DDR_P2P_ApplicationNote20031014.pdf

 

 

1. Implementing one or two stub resistor between driver

and receiver helps to get the optimal terminology

in P-to-P Application.

2. In case of no termination , trace between driver and

receiver should be shorter than 1.5inch to avoid

over/undershoot problem.

3. Parallel termination is not necessary to P-to-P Application

, thanks to the enough small signal swing.

It helps to save the board space and its cost.

[BlackPrapor 0]

Добрый день, всезнающий ALL!

 

Есть Virtex-4 XC4VFX20 в 672-ногом BGA-корпусе и память от Micron - MT48LC8M32B2F5 - тоже в BGA-корпусе. Есть Ibis-модели компонентов обоих производителей.

<{POST_SNAPBACK}>

не подскажете где брали IBIS для micron ?

[AlexanderX 0]

Podskazhu, na sayte http://www.micron.com. Tam vse st' :)

[BlackPrapor 0]

Podskazhu, na sayte http://www.micron.com. Tam vse st' :)

<{POST_SNAPBACK}>

шутку понял и оценил

а точнее , ссылку не можете дать?

[BlackPrapor 0]

Podskazhu, na sayte http://www.micron.com. Tam vse st' :)

<{POST_SNAPBACK}>

странное дело

пару недель назад смотрел - не было !!!

или все дело в отключеных картинках?