[rv3dll 0]

Есть некоторая проблема - и есть подозрение, что решить её можно только путём задания ограничений

но как их грамотно применять?????

 

например как правильно задать одинаковое время распространения для шины из 20 проводов

 

Есть ли литература по использованию констрейнов в Квартусе. желательно на русском языке

[Alex_vod 0]

Есть некоторая проблема - и есть подозрение, что решить её можно только путём задания ограничений

но как их грамотно применять?????

 

например как правильно задать одинаковое время распространения для шины из 20 проводов

 

Есть ли литература по использованию констрейнов в Квартусе. желательно на русском языке

 

Quartus II Version 7.0 Handbook . правда не на русском.

Посмотрите I/O Register Packing страница 110 (это набор правил, как лучше) , мне помогло , поэтому дальше копать не стал.

Ещё можно посмотреть Signal Integrity Analysis with Third-Party Tools, но там всё серьёзно, стр 1753

[SM 0]

Есть некоторая проблема - и есть подозрение, что решить её можно только путём задания ограничений

но как их грамотно применять?????

 

например как правильно задать одинаковое время распространения для шины из 20 проводов

 

Есть ли литература по использованию констрейнов в Квартусе. желательно на русском языке

 

set_min_delay -to destination и set_max_delay -to destination одновременно. Но я не уверен, что квартус корректно отработает set_min_delay. Начиная с 6 версии квартус стал поддерживать констрейны в формате SDC, по этому формату документации можно накопать более чем достаточно. Правда русскоязычной я не знаю. Сразу совет - включайте TimeQuest в квартусе и забудьте assignment editor в части констрейнов как страшный сон.

[rv3dll 0]

set_min_delay -to destination и set_max_delay -to destination одновременно. Но я не уверен, что квартус корректно отработает set_min_delay. Начиная с 6 версии квартус стал поддерживать констрейны в формате SDC, по этому формату документации можно накопать более чем достаточно. Правда русскоязычной я не знаю. Сразу совет - включайте TimeQuest в квартусе и забудьте assignment editor в части констрейнов как страшный сон.

а что такое TimeQuest и с какого квартуса он начинается - у меня 5.1 - нигде такого нет

а 6.1 был срыт по причине абсолютно некорректного моделирования!!!!

[SM 0]

С 6-го. Я уже несколько проектов пересобрал в 6.1 с SDC-констрейнами, ноу проблемс, все работает как в аптеке. Так что зря он у вас "срыт".

 

А что это такое - это вот что http://www.altera.com/products/software/pr...t/tq-index.html

[rv3dll 0]

С 6-го. Я уже несколько проектов пересобрал в 6.1 с SDC-констрейнами, ноу проблемс, все работает как в аптеке. Так что зря он у вас "срыт".

 

А что это такое - это вот что http://www.altera.com/products/software/pr...t/tq-index.html

 

тогда проблема нахождения нормального, а не на левый макадрес крека

я ещё пока не дорос до FTP поэтому это есть проблема(((((

[SM 0]

Все его крячут одинаково и берут в одном и том же месте. И это не местный фтп.

[rv3dll 0]

Все его крячут одинаково и берут в одном и том же месте. И это не местный фтп.

а ссылочка есть???????????????????????????????

[rv3dll 0]

а если так

[email protected]

[rv3dll 0]

основной вопрос вот в чём

на какой стадии нужно пользоваться констрейнами - а именно на каких частотах

когда работал с CPLD ими не пользовался, хотя на частотах 40-80 мгц использовал микросхемы 6нан максимум - и по результатам симуляции предыдущего цикла строил следующий кусок схемы

видеодаптер 800х600 60гц построил на 2х 3128 и одной 3064, а щас проблема 1024х768 на циклоне 12 граде 6. Короче или лыжи .............

С ксайлинксами работаю с V4FX - тоже пока не упирался в ограничения - но думаю всё в будующем(((((

[SM 0]

Пользоваться всегда и везде. Когда начинаете проект - СНАЧАЛА пишете констрейны - каким сигналам допустимо где и на сколько задержаться. ПОТОМ описываете проект. Не уложились в какой-нить констрейн - плохо, переделываете, или подбираете другую платформу. Уложились - хорошо. Констрейны это как бы часть ТЗ. Т.е. то, что определяет требования к реализации.

 

ЗЫ - хотите синхронных выходов в FPGA - просто пропустите через регистры, расположенные в IO-ячейках (для альтеры - это "fast output register"). В отличие от CPLD, где каждый регистр жестко привязан к пину, в FPGA такого нет, там время прохождения сигнала от ячейки, где он сформировался, и до пина может быть очень разным. Кстати жесткое обконстреивание может и помочь, если синтезатор догадается сам так все расположить. Но об этом лучше всегда думать самому, первым делом изучив архитектуру IO- и логических ячеек, а также схемы межсоединений внутри выбранного семейства ПЛИС. Чтобы понимать, с чем имеете дело, а не гадать, почему этот сигнал идет долго, а тот - быстро.

[dinam 1]

Сразу совет - включайте TimeQuest в квартусе и забудьте assignment editor в части констрейнов как страшный сон.

Впечатлившись этой фразой попробовал применить TimeQuest в Quartus 7. :) . Каких либо преимуществ не заметил :( . Но всплыли два непонятных для меня момента.

1. Почему для тактовых частот, формируемых внутри FPGA надо делать Create Generated Clock. И как правильно это сделать?

2. Не могу найти где посмотреть те constraints которые не выполнились. В Classic Timing Analyzer они выделялись красным и были сразу видны.

[SM 0]

Надо делать create_generated_clock потому как они действительно у вас generated. Чтобы оптимизатор и анализатор узнали о соотношениях между клоками. Как правильно сделать зависит от Вашего проекта.

 

Посмотреть, какие констрейны не выполняются можно... в таймквест-аналайзере :) Они там красным выделены.