[VslavX 0]

Еще один вопрос.

Допустим есть 6-ти слойная плата(хотя необязательно 6-ти, чем больше слоев тем острее вопрос), допустим сигнал переходит с верхнего слоя на нижний. Опорный слой для этого сигнала 2-ой, остальные слои пусть будут питание и прочие сигнальные слои. И все это мы забили в программу моделирования(ниважно какую, хоть Alegro SI или HyperLynx), как программа будет считать волновое сопроивление линии, ведь она его считает до ближайшего plane(shield) слоя, а если ближайший слой это питание которое неимеет никакого отношения к исследуемому сигналу? Получается что результаты моделирования сигнала будут неправильные? А если это ответственный сигнал, как тогда моделировать?

По своему опыту в HL 7.5 - переходное отверстие будет представлено отрезком линии и емкостями на концах. Значение волнового сопротивления этого отрезка зависит от геометрии и от того между какими слоями это отверстие находится. Я моделировал сигнал с относительно большим slewrate (5V/нс)при переходе с топа на разные слои, в том числе со сменой опорного слоя. И смотрел как изменяется картинка в зависимости от наличия рядом переходных отверстий для возвратного тока и блокировочных конденсаторов. Ответ - никак не изменяется. ИМХО, HL считает что между опорными слоями нулевой импеданс.

[Oblivion 0]

К вопросу о чипах с круглыми площадками под БГА. Так делать можно, это нам подтвердили специалисты из CircuiTec, весьма серьезного PCB дизайнера из Израиля. Более того, для технологии Pb-Free круглые площадки даже предпочтительнее прямоугольных

[PCBtech 0]

Еще одна вещь меня терзает. Когда мы разводим БГУ только сквозными переходными, каждый чип это потерянная зона для Via. Почему бы не сделать так. На примере БГА с шагом 1 мм и чипов 0402 (шаг тоже 1 мм). Площадки чипа делаем круглыми и точно повторяющими площадки БГА. Ставим чип площадками питания и земли точно под соответствующие площадки БГА (в моем случае они часто стоят рядом). Таким образом, чип никак не стесняет нас в плане закупорки пространства для Via.

Начальник сказал, что так делать не надо. А почему, собственно? Кто-нить пробовал?

 

Просто это не надо "доводить до абсурда". Можно немного скруглить углы, и немного подрезать площадки у 0402, и он действительно прекрасно встает между via под BGA.

Но не надо совсем уж круглыми эти площадки делать. Тогда с монтажом проблем не будет - проверено на куче проектов c BGA.

 

Еще один вопрос.

Допустим есть 6-ти слойная плата(хотя необязательно 6-ти, чем больше слоев тем острее вопрос), допустим сигнал переходит с верхнего слоя на нижний. Опорный слой для этого сигнала 2-ой, остальные слои пусть будут питание и прочие сигнальные слои. И все это мы забили в программу моделирования(ниважно какую, хоть Alegro SI или HyperLynx), как программа будет считать волновое сопроивление линии, ведь она его считает до ближайшего plane(shield) слоя, а если ближайший слой это питание которое неимеет никакого отношения к исследуемому сигналу? Получается что результаты моделирования сигнала будут неправильные? А если это ответственный сигнал, как тогда моделировать?

По своему опыту в HL 7.5 - переходное отверстие будет представлено отрезком линии и емкостями на концах. Значение волнового сопротивления этого отрезка зависит от геометрии и от того между какими слоями это отверстие находится. Я моделировал сигнал с относительно большим slewrate (5V/нс)при переходе с топа на разные слои, в том числе со сменой опорного слоя. И смотрел как изменяется картинка в зависимости от наличия рядом переходных отверстий для возвратного тока и блокировочных конденсаторов. Ответ - никак не изменяется. ИМХО, HL считает что между опорными слоями нулевой импеданс.

 

Просто в месте перехода со слоя на слой, совсем рядом, надо ставить "блокировочный" конденсатор именно между теми опорными планами, которые "меняются". Тогда все будет соответствовать мнению HL, если конденсатор правильный, конечно. Если рядом есть микросхема, то такой конденсатор уже тоже наверняка есть... А если нет, то такая развязка нужна обязательно, особенно для критичных сигналов.

 

Панелька планарная, пару кондеров посавить можно, но их будет буквально 4-5 штук и все. Если поставить конденсаторы рядом с микросхемой и кинуть их на плигон, то будут ли они выполнять свою функцию, ведь ВЧ шум сможет спокойно попасть на питающий вывод минуя конденсатор?

 

Если панелька планарная, наверное, она разводится точно так же, как сам корпус BGA, или нет?

[Oblivion 0]

Просто это не надо "доводить до абсурда". Можно немного скруглить углы, и немного подрезать площадки у 0402, и он действительно прекрасно встает между via под BGA.

Но не надо совсем уж круглыми эти площадки делать. Тогда с монтажом проблем не будет - проверено на куче проектов c BGA.

Думаю, здесь имеет значение технологический уровень монтажа :)

У CircuiTec площадки были именно круглые, а они делают не меньшую кучу

сложнейших проектов с БГА. Монтируют у себя же, траблов нет

[Junior 0]

Номного отойдем от первоначального вопроса и расмотрим общий вариан:

как видно не рисунке превосходство 0402 над 0603 очевидно.

шаг 1мм, а вот переходные У Вас размера 05мм/03мм наверно. ? .

 

А кто из брендов прибегает к таким методам ???

А то, например, Альтеровцы на крупный Стратих 2, в референс дизайне 0603 по периметру поставили, пяток кондеров под нее, и довольны (наверное).

[Oblivion 0]

Как раз о Stratix 2 и речь, EP2S60F. Не очень понимаю сущность и смысл референс-дизайна, но закащик четко сказал - на его боевую плату ставить по кондеру на каждую пару пинов питания и земли. А при таком подходе Вы быстро прочувствуете разницу между 0603 и 0402 :1111493779:

[dxp 67]

закащик четко сказал - на его боевую плату ставить по кондеру на каждую пару пинов питания и земли.

Явная перестраховка.

[VslavX 0]

По своему опыту в HL 7.5 - переходное отверстие будет представлено отрезком линии и емкостями на концах. Значение волнового сопротивления этого отрезка зависит от геометрии и от того между какими слоями это отверстие находится. Я моделировал сигнал с относительно большим slewrate (5V/нс)при переходе с топа на разные слои, в том числе со сменой опорного слоя. И смотрел как изменяется картинка в зависимости от наличия рядом переходных отверстий для возвратного тока и блокировочных конденсаторов. Ответ - никак не изменяется. ИМХО, HL считает что между опорными слоями нулевой импеданс.

Просто в месте перехода со слоя на слой, совсем рядом, надо ставить "блокировочный" конденсатор именно между теми опорными планами, которые "меняются". Тогда все будет соответствовать мнению HL, если конденсатор правильный, конечно. Если рядом есть микросхема, то такой конденсатор уже тоже наверняка есть... А если нет, то такая развязка нужна обязательно, особенно для критичных сигналов.

Это-то понятно. Непонятно - что значит "рядом". 100 милс, 300 милс, 1000 милс? На этот вопрос HL ответа не дает. А если скоростных цепей много, то конденсатор не всегда припарить совсем "рядом" получается. Я в таких случаях несколько опорных "земляных" слоев использую, и критические цепи располагаю между ними. Ну и при смене опорника добавляю сквозную via для связывания.

Но на vias и конденсаторах также должны возникать crosstalks - ток-то течет, да еще от нескольких цепей сразу. И на времени распространения сигнала в основной цепи расположение via/конденсатора для возвратного тока тоже должно сказаться - контур-то меняется. А HL этого не показывает.

[Oblivion 0]

закащик четко сказал - на его боевую плату ставить по кондеру на каждую пару пинов питания и земли.

Явная перестраховка.

Возможно, Вы правы. А как точно определить, сколько их надо? Буду рад узнать

[Uree 1]

А как точно определить, сколько их надо?

 

Есть методики расчета от разных производителей. Например у Xilinx-a есть аппнот xapp623.pdf "Power Distribution System (PDS) Design: Using Bypass/Decoupling Capacitors" - общие рекомендации, расчет кол-ва и емкостей, рекомендации и примеры размещения... Аналогичный аппнот у Микрона имеется, наверняка и у других есть.

[Oblivion 0]

Спасибо, Uree. Почему-то мысль о даташитах приходит в голову последней

[dxp 67]

закащик четко сказал - на его боевую плату ставить по кондеру на каждую пару пинов питания и земли.

Явная перестраховка.

Возможно, Вы правы. А как точно определить, сколько их надо? Буду рад узнать

Общей "таблицы", конечно, нету, все всегда определяется в каждом конкретном случае. Зависит от скоростей сигналов в кристалле и их количества (функциональной заполненности в случае FPGA). Емкости должны компенсировать импульсные токи по питанию и необходимое количество и номиналы емкостей берутся исходя из этих требований. Посчитать точно довольно сложно, поэтому оценка как правило делается прикидочная и емкости ставятся с некоторым запасом. Хорошей практикой является использование референсных дизайнов - т.е. когда за основу берется реально проверенное решение.

 

Что касается конденсатора на каждую пару пинов питание/земля, то смысла в этом мало, т.к. реально большое количество этих пинов питания обусловлено необходимостью обеспечения малого импеданса (во всей полосе) от внешнего питания до внутреннего кристалла. Это достигается использованием параллельной подачи - или множественных пинов питания. На BGA с пинами не так тяжело как на QFP, поэтому там можно себе это позволить (отчасти поэтому и все скоростые кристаллы идут в BGA исполнении). Но на высоких частотах главным "кондесатором" является емкость между плейнами, которая хоть и небольшая, но обладает большой доброностью и очень малым ESR, остальные чипы ей только "помогают". При коротких импульсах тока он берется именно из этой емкости в первую очередь. Ставить конденсатор на каждую пару пинов питание/земля в полной мере имеет смысл только если плата не имеет плейнов питания (что для BGA вылгядит, мягко говоря, экстравагантно :) ).

 

Хотя "лишние" конденсаторы, конечно, не помешают, если есть возможность их поставить, то почему бы и нет. Но все же тут тоже надо подходить без фанатизма. :)

[RandI 0]

По своему опыту в HL 7.5 - переходное отверстие будет представлено отрезком линии и емкостями на концах. Значение волнового сопротивления этого отрезка зависит от геометрии и от того между какими слоями это отверстие находится. Я моделировал сигнал с относительно большим slewrate (5V/нс)при переходе с топа на разные слои, в том числе со сменой опорного слоя. И смотрел как изменяется картинка в зависимости от наличия рядом переходных отверстий для возвратного тока и блокировочных конденсаторов. Ответ - никак не изменяется. ИМХО, HL считает что между опорными слоями нулевой импеданс.

Просто в месте перехода со слоя на слой, совсем рядом, надо ставить "блокировочный" конденсатор именно между теми опорными планами, которые "меняются". Тогда все будет соответствовать мнению HL, если конденсатор правильный, конечно. Если рядом есть микросхема, то такой конденсатор уже тоже наверняка есть... А если нет, то такая развязка нужна обязательно, особенно для критичных сигналов.

Это-то понятно. Непонятно - что значит "рядом". 100 милс, 300 милс, 1000 милс? На этот вопрос HL ответа не дает. А если скоростных цепей много, то конденсатор не всегда припарить совсем "рядом" получается. Я в таких случаях несколько опорных "земляных" слоев использую, и критические цепи располагаю между ними. Ну и при смене опорника добавляю сквозную via для связывания.

Но на vias и конденсаторах также должны возникать crosstalks - ток-то течет, да еще от нескольких цепей сразу. И на времени распространения сигнала в основной цепи расположение via/конденсатора для возвратного тока тоже должно сказаться - контур-то меняется. А HL этого не показывает.

 

 

ЭЭэ, я немного другое имел ввиду, я говорил о том если опорный слой не меняется, например возьмем 4-х слойную плату: 1сл. сигнальный; 2сл. GND; 3сл. PWR; 4сл. сигнальный.

Если сигнал переходит со слоя 1 на слой 4, HL посчитает импенадс линии на слое 4 относительно слоя 3(PWR), но ведь реально нужно считать относительно слоя 2(GND), т.е получится что результат моделирования будет неверным?

[VslavX 0]

ЭЭэ, я немного другое имел ввиду, я говорил о том если опорный слой не меняется, например возьмем 4-х слойную плату: 1сл. сигнальный; 2сл. GND; 3сл. PWR; 4сл. сигнальный.

Если сигнал переходит со слоя 1 на слой 4, HL посчитает импенадс линии на слое 4 относительно слоя 3(PWR), но ведь реально нужно считать относительно слоя 2(GND), т.е получится что результат моделирования будет неверным?

Да, он посчитает импеданс трассы на 4-ом слое относительно PWR. Но ведь как правило импеданс между GND и PWR очень низкий (ИМХО, HL его просто предполагает нулевым) - обычно это обеспечивается многочисленными конденсаторами между GND и PWR. Кроме того - GND и PWR - плейны, у них есть и собственная взаимная емкость. Поэтому в моделях обычно полагают, что импеданс относительно PWR практически равен импедансу относительно GND. Но, ИМХО, в реальной топологии импеданс между GND и PWR в конкретной точке в определенное полосе может иметь заметное значение, и смена опорного слоя сигнала может иметь также заметные последствия. Вот этот момент при помощи HL "просечь" и не удается - ограничения модели. Меня особенно crosstalks напрягают - перекрытие обратных токов по опорному слою от двух рядом идущих проводников HL учитывается, а проход обратного тока через via или конденсатор - нет.

[RandI 0]

Спасибо за разъяснения, теперь понял. :w00t: