[VitalyM4 0]

Плис Cyclone. Хочу просимулировать timing после PAR, который с времянками. После PARa создается файл на vhdl и файл с задержками sdf. При попытке скомпилировать и симулировать он говорит что библиотека cyclone не найдена, где ее взять???

 

СПС

[niid 0]

Может быть, надо скачать библиотеку Альтеры для ActiveHDL (с сайта www.aldec.com) ? Попробую найти ее название через пол часа... Как найду - напишу.

 

---------------------------------

 

Добавлено позднее:

 

Если Вы не устанавливали библиотеки:

"ActiveHDL72 Altera Quartus60sp1 VerilogLibraries.exe"

"ActiveHDL72 Altera Quartus60sp1 VHDLLibraries.exe"

то, наверное, в данном случае поможет их установка.

 

Чтобы их скачать зайдите на http://www.aldec.com/downloads/, там выберите загрузку ActiveHDL, введите регистрационную информацию. Через десять-пятнадцать минут получите по почте ссылку на страницу для скачивания. Там в разделе Vendor Libraries можно скачать указанные библиотеки.

 

Информация актуальна для версии 7.2. Библиотеки для более старых версий где-то на сайте надо искать.

Изменено 23 января, 2007 пользователем niid

[VitalyM4 0]

Может быть, надо скачать библиотеку Альтеры для ActiveHDL (с сайта www.aldec.com) ? Попробую найти ее название через пол часа... Как найду - напишу.

да вообще то библиотеки есть в квартусе,в моделсиме все подхватывается и все видится, а в активе нет,

хотя я откомпилил файлы в библиотуку сyclone. И в либах актив-хдл она светиться. Сам файл пост-синтеза компилится, а при попытке симулировать выдает

 

# ELAB2: Fatal Error: ELAB2_0036 Unresolved hierarchical reference to "CMP_O_ix12.operation_mode" from module "comparator_post_tb" (module not found).
# KERNEL: Error: E8005 : Kernel process initialization failed.
# Fatal error occurred during simulation initialization.
# Error: DO_001 in file d:\FPGA\My_Designs\melexis_test_board\test_board\src\TestBench\comparator_post_TB_runtest.do line 5
# Error: Cannot run d:\FPGA\My_Designs\melexis_test_board\test_board\src\TestBench\comparator_post_TB_runtest.do

 

 

 

Может ее еще надо где-то указать, чтобы ахдл знал откуда брать примитивы для cyclone при тесте. :blink:

[niid 0]

...Может ее еще надо где-то указать, чтобы ахдл знал откуда брать примитивы для cyclone при тесте. :blink:

 

Навскидку не помню, но где-то должна указываться INCLUDE-директория для примитивов альтеры. Может быть в настройках проекта?

 

У меня сейчас нет ActiveHDL. Если будет время, то вечером его поставлю - тогда посмотрю и напишу.

[niid 0]

Попробуйте параметры:

Откройте в меню Design -> Settings...

 

Далее:

1) Вкладка Compilation-Verilog

Там: "Include directories", "Verilog libraries".

2) Вкладка Compilation-Verilog-Advanced

Там: Source files/directories

3) Вкладка Simulation - Verilog

Там: "Verilog Libraries"

 

Наверное, какие-то из них подойдут.

[VitalyM4 0]

Попробуйте параметры:

Откройте в меню Design -> Settings...

 

Далее:

1) Вкладка Compilation-Verilog

Там: "Include directories", "Verilog libraries".

2) Вкладка Compilation-Verilog-Advanced

Там: Source files/directories

3) Вкладка Simulation - Verilog

Там: "Verilog Libraries"

 

Наверное, какие-то из них подойдут.

 

Добавил либы из quartus\eda\sim_lib\ как сказано выше и перестало ругаться

 

to niid :a14:

 

Теперь другая проблема

в папке timing появились 2 файла с расширениями *.vo, *.sdo. Так вот когда компилится *.vo на нем не появляется крестик с модулем внутри. Как сделать тайминг симуляцию в этом случае???

[Krys 2]

Попробуйте параметры:

Откройте в меню Design -> Settings...

 

Далее:

1) Вкладка Compilation-Verilog

Там: "Include directories", "Verilog libraries".

2) Вкладка Compilation-Verilog-Advanced

Там: Source files/directories

3) Вкладка Simulation - Verilog

Там: "Verilog Libraries"

 

Наверное, какие-то из них подойдут.

Если кому-то интересно, дополню ответ уточнением про добавление библиотек для Xilinx:

Делается это тут же, где указано:

Откройте в меню Design -> Settings...

 

Далее:

2) Вкладка Compilation-Verilog-Advanced

Там: Source files/directories

 

Дак вот, где Source Library Directories - указывать папки мне не помогло, он их оттуда не подхватывает.

Помогло только прямое указание нужных мне файлов, использующихся у меня в проекте, в окошке Source Library Files.

 

При этом обычные примитивы (типа XOR, NAND и т.п.) хранятся в папке C:\Program Files\Aldec\Active-HDL 8.2\Vlib

Там самые полезные папки

C:\Program Files\Aldec\Active-HDL 8.2\Vlib\ovi_simprim\src

C:\Program Files\Aldec\Active-HDL 8.2\Vlib\ovi_unisim\src

C:\Program Files\Aldec\Active-HDL 8.2\Vlib\ovi_unimacro\src

 

Если вы создаёте какие-то IP-core средствами ISE IP Core Generator (или как он там называется правильно), то нужный вам симуляционный файл будет находиться в папке проекта, <project_dir>\ipcore_dir\<generated_ipcore_name>.v, где generated_ipcore_name - это то имя, которое вы сами задёте в ISE IP Core Generator при задании параметров корки.

 

Отдельно рекомендую добавить

C:\Program Files\Aldec\Active-HDL 8.2\Vlib\ovi_unisim\src\glbl.v

А в топ-модуле в любом месте написать:

glbl glbl();

Эта фича обязательно будет использоваться (вызваться, инстантироваться) из тех примитивов, что вы добавите из папок, указанных выше.

[Мур 1]

Народ, неожиданный облом! Я привычно ковырялся в Active-HDL7.1 и по совету друзей поставил 8.2. Оказалось симуляция не работает. При создании окошка New Waveform список сигналов из Design Browser в это окошко не забрасывается. На консоли вываливается

 

# Error: Accelerated Waveform: Accelerated Waveform: Simulation database is not connected.

 

Может опытные корифаны подскажут в чём дело? Назад в 7.1 не хочется...

 

Вот ответ! http://electronix.ru/forum/index.php?showt...;p=652885"

 

Ещё..... http://electronix.ru/forum/index.php?showt...st&p=339777

Изменено 30 августа, 2010 пользователем Мур

[Koluchiy 0]

Граждане, а какую вообще версию Active HDL посоветуете?

Работа с ISE 11.5, семейства Spartan-3, Virtex-5, в перспективе Spartan-6, может быть Virtex-6.

[des00 25]

Граждане, а какую вообще версию Active HDL посоветуете?

Работа с ISE 11.5, семейства Spartan-3, Virtex-5, в перспективе Spartan-6, может быть Virtex-6.

questa sim

[Мур 1]

Есть ещё одна проблема. В версии Active-HDL7.1 было удобно находить проблемы в пошаговом режиме. Тут нет пошагового, только рывками без подсветки текста листинга, хотя должно быть. Как у вас с этим? Опять есть секрет?

Поделитесь опытом.

[Krys 2]

У меня пошагово работало нормально, когда я им пробовал пользоваться. Правда, в последнее время всё по-старинке, по осциллограммам отлаживаюсь.

[Мур 1]

У меня пошагово работало нормально, когда я им пробовал пользоваться. Правда, в последнее время всё по-старинке, по осциллограммам отлаживаюсь.

Считаю пошаговый режим самым важным при поиске проблем. Можно выйти быстро на проблему, используя брейкпойнты.

Методологически Алдек идёт в самом начале, когда пишется система и проверяется логика. Видны все переменные, проессы, состояния. Потом, после отладки переношу в Квартус и любуюсь реальными временами. Тут по RTL-вьюверу можно глянуь во что синтезатор превращает код. Можно сменой синтаксиса или упрощения логики улучшить код. Осциллограф на самом последнем этапе!

 

Теперь привычная последовательность нарушена. Помогает опыт, хоть и нет брейкпойнтов. Пока можно видеть все переменные и временные двигаюсь. Но не так лихо, как при 7.2....

Чтобы глянуть одну переменную осциллографом надо модифицировать код(иногда приходится!). Например при проверке состояний автомата на 100МГц наблюдал обратную смену состояний(не по направлению стрелочек!!!)

Изменено 15 сентября, 2010 пользователем Мур

[des00 25]

Чтобы глянуть одну переменную осциллографом надо модифицировать код(иногда приходится!). Например при проверке состояний автомата на 100МГц наблюдал обратную смену состояний(не по направлению стрелочек!!!)

а логи в консоль выкинуть никак ? :)

[Мур 1]

а логи в консоль выкинуть никак ? :)

Ну почему же? есть такой финт запоминать в специально добавленной памяти доступной по JTAG. Это не так наглядно, как на стадии написания текста на HDL.

...А вообще у меня празник и хочу с вами поделится. Чтобы можно было отлаживать пошагово с брейкпойнтами надо

 

 

Design -> Settings -> Compilation -> VHDL -> Additional options -> поставить ключ "-dbg"

 

Теперь жизнь упростилась! Ура!!!!

Изменено 15 сентября, 2010 пользователем Мур