[Designer56 0]

С недавних пор стали появляться люди, желающие по-быстрому перекатать HDL-проект на российкую элементную базу.

.

 

Вот и решил я попробовать поломать такую печальную картину.

 

Успехов.

 

У меня давно такое желание есть...Но я бы не хотел сам заниматься синтезом БИС. Вот, к примеру,во что выливается перевод из моего отладочного варианта на FPGA в бис с пр. 5 или, хотя бы с 1, но с темп. диапазоном -60- +70 Ц.?

[zzzzzzzz 0]

Ответы на последние вопросы, в том числе заданные "между строк":

 

- напомню, что это супер-пупер стойкая библиотека. Все транзюки в топологии кольцевые (а это добавляет площади помимо КТО техпроцесса).

-температурный диапазон -60 +125;

- не стоит даже пробовать синтезировать "пентиумы" - при таких площадях кристалла у нас никто годных не получит вообще.

Максимальный размер кристалла, на который стоит ориентироваться около 100 000 000 мкм кв. (10х10 мм кв)

Максимальный размер кристалла, который оборудование "проглатывает" без особых проблем до 15х15 мм кв. Чуть меньше даже. Есть, правда, спец. приемы, снимающее это ограничение. Теоретически можно сделать кристалл на все пластину диаметром 150мм. Правда, никто так сильно с ума не сходил....

- Трехстабильных буферов много? Я бы добавил еще штук 200 для полноты счастья, да времени на это нет. Дело в том, что они разной выходной мощности и с разными входными сигналами.

Если Вы обратите внимание, то заметите, что и остальных элементов "много" относительно "нормы". Например, есть не только 2И, но и 2И с одним инверсным входом. Такой был заложен принцип при выборе набора ячеек. Это позволяет синтезировать гораздо более компактные схемы при той же функциональности.

- Не все остальные ячейки одной мощности. Есть еще необходимый и достаточный набор буферов и инверторов. Это логичное построение библиотеки - как правило, ячейки работают на такие же ячейки. А там, где возникает нагрузка, не удовлетворяющая заложенным требованиям к ячейке, синтезатор ставит буфер, чья нагрузочная способность "покроет" запрос.

 

Кстати, какая площадь Вас напугала?

Вы не забыли перевести микроны в миллиметры?

1мм кв - это 1000 000 мкм кв - с виду действительно, выглядит внушительно... Целый мульон :-) А по жизни - без хорошего пинцета и не взять...

[zzzzzzzz 0]

Да, зловещая тишина ...

Неужели все ушли разрабатывать Пентиум-6?

Стойкие и шустрые ASICи тысяч на 50-100 транзисторов никому не интересны? Вот, блин, я попал... :-)

 

Ну, может, я не совсем понятно написал про либу...

Для тех, кто может оценить ее уникальность по картинке низкого качества, прикладываю изображение топологии одной из ячеек.

Правда, не похоже на обычные "палки"?

 

Наверное, не в ту ветку запостил.

[vetal 0]

2zzzzzzzz:

Прайс листа не хватает))

 

синтезировал с вашей библиотекой 51 ядро(синхронное,без памяти):

Instances 5010 Area 14682128

Fmax 2.5 MHz

---------------

 

Было бы важнее уточнить о наличии готовых ip блоков(если таковые имеются):

память(sram), fifo, eeprom(или даже flash)

процессоры/периферия

 

на tsmc25 результаты более интересные(практичные) получаются )))) :rolleyes:

[zzzzzzzz 0]

2zzzzzzzz:

Прайс листа не хватает))

 

синтезировал с вашей библиотекой 51 ядро(синхронное,без памяти):

Instances 5010 Area 14682128

Fmax 2.5 MHz

---------------

 

Было бы важнее уточнить о наличии готовых ip блоков(если таковые имеются):

память(sram), fifo, eeprom(или даже flash)

процессоры/периферия

 

 

на tsmc25 результаты более интересные(практичные) получаются )))) :rolleyes:

 

Прайс-листа нет. Индивидуальный подход, так сказать. Это не означет "дорого". Скорее "точнее".

 

14.7 мм кв - это не много для стойкого 51-го. С ПАДами будет кристалл примерно 4х4. Вполне удобоваримый размерчик для производства.

 

А вот с частотой у вас чего-то не в порядке - надо разбираться.

Фриверные ядра частенько кривоваты бывают.

Эта кривость не так заметна на субмикронных технологиях.

У вас в HDL 51-го общая шина или мультиплексоры?

Мы заканчиваем стойкий PIC16 - частота около 50МГц.

 

Что касается ip :

готовые решения есть, но они всегда требуют "масштабирования" под конкретные задачи. Это решается в рабочем порядке.

flash не делали, так как они не стойкие.

Зато есть однократно программируемое ПЗУ на пережигаемых поликремниевых перемычках, стойкое. Ну и масочное, само собой.

 

Замечу, что для ASICов такой подход "влоб" (взять, например, библиотечное ядро и отсинтезировать его), как это нормально для FPGA, не совсем правильно. Так как к ресурсам надо относится "бережнее", чем в случае программируемой логики. Зато есть возможность добавлять "уникальные" модули, не характерные для нее.

Да и основная идеология ASIC - минимизация стоимости для серийного производства при малых сроках разработки.

Одним словом, правильно делать оптимизацию HDL под ASIC.

 

tsmc25 - это все-таки не "наши". Для техпроцессов 60нм разница будет еще разительнее. Ну и что? Это ж разные "песни".

Есть, кстати, и ограничение "снизу" - кристаллы менее 1 мм кв не удобны в производстве, - операторы матерятся...

 

Спасибо за отклик!

[klop 0]

Замечу, что для ASICов такой подход "влоб" (взять, например, библиотечное ядро и отсинтезировать его), как это нормально для FPGA, не совсем правильно. Так как к ресурсам надо относится "бережнее", чем в случае программируемой логики. Зато есть возможность добавлять "уникальные" модули, не характерные для нее.

Да и основная идеология ASIC - минимизация стоимости для серийного производства при малых сроках разработки.

Одним словом, правильно делать оптимизацию HDL под ASIC.

 

Простите, енто как? У меня вот недавно был проект в котором было 2 ядра MIPS 4K, матрица умножителей, DDR контроллер, ну и всякие мелочи I2C,I2S,UART. Я с трудом представляю как все ето можно быстреньо "оптимизировать".

[zzzzzzzz 0]

Замечу, что для ASICов такой подход "влоб" (взять, например, библиотечное ядро и отсинтезировать его), как это нормально для FPGA, не совсем правильно. Так как к ресурсам надо относится "бережнее", чем в случае программируемой логики. Зато есть возможность добавлять "уникальные" модули, не характерные для нее.

Да и основная идеология ASIC - минимизация стоимости для серийного производства при малых сроках разработки.

Одним словом, правильно делать оптимизацию HDL под ASIC.

 

Простите, енто как? У меня вот недавно был проект в котором было 2 ядра MIPS 4K, матрица умножителей, DDR контроллер, ну и всякие мелочи I2C,I2S,UART. Я с трудом представляю как все ето можно быстреньо "оптимизировать".

 

Да никак. Просто, когда собираются делать ASIC изначально, то это учитывают.

Хотя, это вопрос философский - либо быстро, лишь бы правильно работало,

либо при этом стремиться к хорошей динамике и меньшему размеру схемы.

Первый подход в наше время преобладает, так как время - главный фактор.

Зато второй дает преимущества в экономике.

Оба варианта "сливаются", когда проект выполняет опытный разработчик...

 

Не надо (применительно к данному техпроцессу) заниматься "двухтрубными" гигантами. Это для чего-то попроще все-таки. Для больших схем альтернатива одна - идти к производителям с меньшими нормами. Тайвань, Китай и т.д. и т.п.

[sazh 3]

Оба варианта "сливаются", когда проект выполняет опытный разработчик...

//////////////////////////////////////

А причем тут опытный разработчик. Сегодня лучше синтезатора трудно что то сделать.

[SM 0]

Оба варианта "сливаются", когда проект выполняет опытный разработчик...

//////////////////////////////////////

А причем тут опытный разработчик. Сегодня лучше синтезатора трудно что то сделать.

 

Ошибаетесь. Синтезатору можно очень сильно помочь в правильном писании HDL в смысле применения например вместо регистров с разрешением защелок с gated clock, или выбором устройства внутрених шин - мультиплексированных или tri-state. Экономит площадь - только в путь. И это один пример, можно много привести. Потом расставление всяких там /* synopsys enum */, /* synopsys full_case */ и т.п... Это с одной стороны. А можно и с другой стороны - сделать full custom блок на транзисторном уровне, выполняющий ту-же функциональность, что и сделанный на стандарт целлах, но на гораздо меньшей площади.

[sazh 3]

Получается, что опытный разработчик отличается от неопытного только тем, что ознакомился

с разделом Synthesis конкретного пакета под конкретный кристалл с базовой библиотекой.

[SM 0]

Получается, что опытный разработчик отличается от неопытного только тем, что ознакомился

с разделом Synthesis конкретного пакета под конкретный кристалл с базовой библиотекой.

 

Нет, опытный разработчик в части ASICов - это такой разработчик, который может в уме оценить выигрышь в площади или быстродействии того или иного схемного решения, всего лишь взглянув беглым взглядом на технологическую либу, в совершенстве знающий SDC и директивы синопсиса (они стандарт де-факто и их понимает любой уважающий себя синтезатор), а также имеющий понятие о структуре и построении КМОП-схем на уровне транзисторов, а еще лучше - с КМОП аналоговой схемотехникой. Первые навыки позволят оптимально описать устройство на HDL, а последние - сваять какие-то full custom блоки.

[sazh 3]

Может мне кто нибудь толком объяснить, почему я должен работать на кровне транзисторов?

[SM 0]

Может мне кто нибудь толком объяснить, почему я должен работать на кровне транзисторов?

Вы может и не должны. А опытный разработчик ASICов должен. Хотя бы не работать, а знать в теории.

[sazh 3]

Нет ребята. Пулемета я Вам не дам!

[SM 0]

Для тех, кто может оценить ее уникальность по картинке низкого качества, прикладываю изображение топологии одной из ячеек.

Правда, не похоже на обычные "палки"?

 

Там два металла в топологии ячеек что-ли заюзано? Или это мне так показалось? Сколько вообще металлов в технологии? Как эти ячейки располагаются при place-route? Вплотную с разводкой над ними, или с каналами для разводки меж них?

 

Есть ли .plib/.pdb либа для синтеза в topographical mode у синопсиса?