[Val 0]

При попытке запустить функциональную симуляцию проекта из Xilinx ISE в симуляторе ModelSim XE II 5.7g, после загрузки модулей выдаётся соббщение:

 

# Error loading design

# Error: Error loading design

# Pausing macro execution

# MACRO ./pn_gen_test.fdo PAUSED at line 8

 

Помогите найте причину ошибки.

[TriD 0]

У меня такая же беда :(

Причем в программе нет синтаксических ошибок и синтезируется она без проблем.

В проекте используется корка FFT и синхронное fifo. Раньше подобных проблем не было (правда, кроме fifo никаких корок не использовал).

Может кто сталкивался с подобным?

Среда: ISE 6.3.03i, Modelsim SE + 5.8d

[makc 207]

Файл с расширением fdo - это фактически макрос, который автоматически генерируется средой разработки ISE. Соответственно, для того, чтобы понять причину ошибки (ведь в сообщении об ошибке есть даже имя строки ;) ), нужно видеть этот самый макрос. А без макроса сложно сказать, в чем может быть проблема...

 

По собственному опыту - у меня пока проблем не было. :)

[TriD 0]

to makc

Макрос, в общем-то, не хитрый :)

У меня такой:

 

# Auto generated by Project Navigator for Modelsim

vlib work

 

vcom -93 -explicit ./RS232_scr/rs-232.vhd

vcom -93 -explicit ad7810.vhd

vcom -93 -explicit fft.vhd

vcom -93 -explicit Main.vhd

## You need to generate your own stimuli

vsim -t 1ps main

view wave

add wave *

view structure

view signals

view source

 

А фраза об ошибке такая:

 

# Error loading design

# Error: Error loading design

# Pausing macro execution

# MACRO ./main.ldo PAUSED at line 9

 

Modelsim не может полностью загрузить проект, а именно какие-то файлы для симуляции работы FFT. Возможно, что это я в проге что-то накосячил, так что синтаксис - ОК, а вот симялятор не грузится.

Простой пример:

в операторе case вместо is поставил if в результате ise ругалась на накой-то символ $ вообще в другом модуле. Ошибку удалось локализовать только исключив этот модуль из проекта.

[Val 0]

При попытке запустить функциональную симуляцию проекта из Xilinx ISE в симуляторе ModelSim XE II 5.7g, после загрузки модулей выдаётся соббщение:

 

# Error loading design

# Error: Error loading design

#        Pausing macro execution

# MACRO ./pn_gen_test.fdo PAUSED at line 8

 

Помогите найте причину ошибки.

<{POST_SNAPBACK}>

 

Как оказалось проблема была с лицензией. Теперь отдельные проекты на VHDL моделируются, но при попытке промоделировать проект со схемой верхнего уровня выдаётся сообщение об ошибке:

 

Error: The ModelSim Evaluation memory limitation has been reached.

 

и ModelSim закрывается. Может кто знает, где крутить?

[makc 207]

2 TriD

 

А что за сущность main в проекте? По идее, modelsim ожидает увидеть в качестве main testbench для моделирования проекта... Может быть в проекте нет этой самой сущности main?

[TriD 0]

to makc

Main это просто верхний уровень программы (не testbench). Тestbench специально не создавал - мне нужны внутренние сигналы.

Ошибка загрузки - это однозначно сгенерированный модуль FFT (с лицензией у него все в порядке - он бесплатный :)) Причем, он часть необходимых для FFT библиотек грузится (отку он берет их список не знаю), а потом выходит на указанную выше ошибку (может этот список ссылается на какую-нибудь несуществующую библиотеку (хотя файловый монитор и не выявил таких обращений) и еще чего).

[makc 207]

Тогда мне кажется, что стоит поместить сюда исходные тексты того, что должно моделироваться и мы коллективно попробуем в этой проблеме разобраться. :)

[TriD 0]

Тогда мне кажется, что стоит поместить сюда исходные тексты того, что должно моделироваться и мы коллективно попробуем в этой проблеме разобраться. :)

<{POST_SNAPBACK}>

 

Вот, проблема именна в нем - в модуле FFT.

Исходники попробую прикрепить.

Если не прикрепятся, то их можно легко сгенерить в корегене.

fft.zip

[TriD 0]

При более внимательном изучении сообщений, которые выдает Modelsim при загрузке проекта были обнаружены причины ошибки. Среди голубеньких строчек loading затесалась пара строчек error, а именно:

# ** Error: (vsim-13) Recompile D:/Modeltech_5.8d/xilinx/vhdl/XilinxCoreLib.fft31_butterfly_dsp48_bypass because D:/Modeltech_5.8d/xilinx/vhdl/unisim.vcomponents has changed.

# ** Error: (vsim-13) Recompile D:/Modeltech_5.8d/xilinx/vhdl/XilinxCoreLib.fft31_butterfly_dsp48 because D:/Modeltech_5.8d/xilinx/vhdl/unisim.vcomponents has changed.

 

Суть этих строк мне ясна, а вот как исправить положение, пока не знаю :(

Может здесь кто подскажет?

 

Все-таки удалось победить эту, млин, программу!

Из самого Modelsima оказывается можно перекомпилить все что угодно. Осталось только справиться с кривыми настройками по-умолчанию.

Для тех, кто столкнется с подобной проблемой, привожу вид команды (для командной строки Modelsima). Пути следует указать свои.

 

vcom -source -93 -explicit -work D:/FPGA/Modeltech_5.8d/xilinx/vhdl/XilinxCoreLib -O0 D:/fpga/Xilinx/vhdl/src/XilinxCoreLib/xfft_v3_1.vhd

 

В командной строке Modelsima вместо обратных слешей "\" используются прямые.

 

Максу :cheers: (за толчек в верном направлении в привате :))

[Gorby 6]

to makc

Main это просто верхний уровень программы (не testbench). Тestbench специально не создавал - мне нужны внутренние сигналы.

 

<{POST_SNAPBACK}>

 

Так это же не причина не создавать тест-бенч. Например, когда я хочу видеть все внутренние сигналы, я даю команду Моделсиму:

add wave -r /*

Но это не для слабонервных. В большом проекте там ТЫСЯЧИ сигналов, вплоть до входов-выходов каждого элементарного триггера. Но зато там есть ВСЁ. Да и процедура только создания такого Вейв занимает около минуты на хорошем компьютере. А потом же еще и симулировать надо.

[alex_k 0]

В ISE есть утилита для генерации библиотек моделирования. Она сама

определяет ModelSim, компилирует библиотеки в том числе и XilinxCoreLib и

редактирует modelsim.ini (только проследите чтобы он не был только для чтения). Например так: compxlib -s mti_se -f all -w.