[namar 0]

Пытался реализовать что то вроде "буфераперехода" с линии входа выхода на двунаправленные линии.

При тестировании кода

--------------------------------------------------------------------------------------------

entity xxx is

port(

in16 : in std_logic_vector(15 downto 0);

out16 : out std_logic_vector(15 downto 0);

io16 : inout std_logic_vector(15 downto 0);

kl : in std_logic

);

end xxx;

 

architecture qqq of xxx is

 

begin

 

io16 <= in16 when kl='0' else (others=>'Z');

out16 <= io16 when kl='1' else (others=>'Z');

 

end qqq;

----------------------------------------------------------------------------------------------

Если задавать in16 и io16 по очереди все работает. Если одновременно то нет. Имеется ввиду в одном тесте.

Может что то не так делаю подскажите.

[kaktus 0]

io16 <= in16 when kl='0' else (others=>'Z');

out16 <= io16 when kl='1' else (others=>'Z');

----------------------------------------------------------------------------------------------

Если задавать in16 и io16 по очереди все работает. Если одновременно то нет. Имеется ввиду в одном тесте.

Может что то не так делаю подскажите.

 

когда kl='0', то io16 надо присвоить в тесте (если я правильно понял речь идет о моделировании [в ModelSim например]) значение ZZ..Z, по умолчанию вход имеет значение UU..U. Иначе in16, выдаваемое наружу при kl='0' "столкнувшись" c UU..U даст XX..X.

[namar 0]

Спасибо работает. Но если этот модуль использовать в Shematic как символ, то при симуляции на выводах модуля всё нормально, но вот на другие модули идут xxx от него.

Может это глюк ISE.

[namar 0]

Делаю проект в ISE. В schematic редакторе рисую схему. В схеме использую свой модуль, его можно увидеть в первом моем посте в этой теме. При тестировании с in16 на io16 все нормально а при io16 на out16, на out16 выходят xxx, хотя в отдельном проекте все работает.