Xenix 0 7 сентября, 2006 Опубликовано 7 сентября, 2006 · Жалоба Есть такое! При генерации VHDL файла возникают обшибки! Что-то забыл или пропустил и т.д. Потом ручками надо править. Люди так приловчились: делают все в графике. Проименовывают ВСЕ сигналы. Позже проше будет корректировать. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sazh 8 7 сентября, 2006 Опубликовано 7 сентября, 2006 · Жалоба Люди так приловчились: делают все в графике. Проименовывают ВСЕ сигналы. Позже проше будет корректировать. А как с читабельностью таких файлов? Неужели кто то принимает такое описание. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vinnetu 0 7 сентября, 2006 Опубликовано 7 сентября, 2006 · Жалоба А как с читабельностью таких файлов?Читабельность проекта в виде схемы намного выше. И объяснять много проще. Вы же, например, электрические схемы рисуете, а не пишете в виде нетлистов? ;) Кроме того, это намного быстрее. Неужели кто то принимает такое описание.Почему ж нет? Вы не знаете такую систему LabVIEW? (www.ni.com) Я уже несколько лет использую её для создания приложений для управления и проверки разрабатываемых нами устройств. Так вот, в LabVIEW программирование тоже осуществляется графически, в виде проводочков, шин, соединяющих блоки, модули, подпрограммы. Прекраснейшая вещь! Если не знаете, обязательно найдите. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
