[OLD_SHURiK 0]

Всем привет!

Помогите советом.

Есть DDR + PLL.

Входной клок 65MHz (Input 65MHz).

Выходной клок 130MHz сдвинутый по фазе на 90 градусов (Gen 130MHz).

Как правильно описать констрэйны, что бы поставить Gen 130MHz по центру данных ?

Заранее спасибо!

[andrew_b 16]

Никак. Констрейнами положение клока относительно данных (или данных относительно клока) выставить нельзя.

Как работает set_output_delay, неоднократно тут обсуждалось. Воспользуйтесь поиском.

[OLD_SHURiK 0]

On 7/11/2024 at 8:04 PM, andrew_b said:

Никак. Констрейнами положение клока относительно данных (или данных относительно клока) выставить нельзя.

Как работает set_output_delay, неоднократно тут обсуждалось. Воспользуйтесь поиском.

Вообще то  это вход.

По поводу Gen130MHz вышла ошибочка. Это входной клок, сделанный на PLL, из Input65MHz.

Приёмная частота сдвинута относительно передающей на 90 градусов.

Констрэйн нужен для проверки правильности приёма данных.

 

Входной "Input 65MHz".

Входной "Gen 130MHz" сделан на PLL из "Input 65MHz" и сдвинут по фазе на 90 градусов.

Входные данные "Input Data".

 

Как правильно описать констрэйны, что бы Gen 130MHz был по центру данных ?

Заранее спасибо!

 

Изменено 11 июля пользователем OLD_SHURiK

[Flip-fl0p 4]

14 часов назад, OLD_SHURiK сказал:

Вообще то  это вход.

По поводу Gen130MHz вышла ошибочка. Это входной клок, сделанный на PLL, из Input65MHz.

Приёмная частота сдвинута относительно передающей на 90 градусов.

Констрэйн нужен для проверки правильности приёма данных.

 

Входной "Input 65MHz".

Входной "Gen 130MHz" сделан на PLL из "Input 65MHz" и сдвинут по фазе на 90 градусов.

Входные данные "Input Data".

 

Как правильно описать констрэйны, что бы Gen 130MHz был по центру данных ?

Заранее спасибо!

 

 

Ответ тот-же. Никак. Вы либо придумываете способ калибровки входного потока под необходимый центр данных, используя всякие динамические задержки и сдвиги клоков на PLL. Нет констрейнов, которые двигают клок или данные. Констрейны нужны для того, чтобы временной анализ мог осуществить этот самый анализ. 

[OLD_SHURiK 0]

On 7/12/2024 at 10:36 AM, Flip-fl0p said:

Ответ тот-же. Никак. Вы либо придумываете способ калибровки входного потока под необходимый центр данных, используя всякие динамические задержки и сдвиги клоков на PLL. Нет констрейнов, которые двигают клок или данные. Констрейны нужны для того, чтобы временной анализ мог осуществить этот самый анализ. 

Может я неправильно выразился, но мне и нужно  -> написать Констрейны  для того, чтобы временной анализ мог осуществить этот самый анализ.

Какое время ему надо указать (или что добавить к Tco_min и Tco_max) для

"-min -add_delay" и "-clock_fall -min -add_delay"

"-max -add_delay" и "-clock_fall -max -add_delay"

Изменено 12 июля пользователем OLD_SHURiK

[OLD_SHURiK 0]

On 7/12/2024 at 10:36 AM, Flip-fl0p said:

Ответ тот-же. Никак. Вы либо придумываете способ калибровки входного потока под необходимый центр данных, используя всякие динамические задержки и сдвиги клоков на PLL. Нет констрейнов, которые двигают клок или данные. Констрейны нужны для того, чтобы временной анализ мог осуществить этот самый анализ. 

Ещё раз про DDR.

Lattice

iCEcube2

iCE40 LP8K

Правильно лия понял.

В iCE40 серии LP нет средств выравнивания даных и клоков.

PLL (SB_PLL40_CORE) может делаь сдвиг фазы только на 0 или 90 градусов.

Временной анализ показывает только время setup.

И если время setup отрицательное, то выровнять даные относительно клока можно только с использованием в PLL - DYNAMICDELAY?

Т.е. надо писать свой код. Который будет анализировать принимаемые данные и используя DYNAMICDELAY будет пытаться поставить клок в нужное(стабильное) место?

Изменено 17 июля пользователем OLD_SHURiK