[Vadim 0]

Моделирую в ActiveHDL модуль, на входах и выходах (внутри тоже) есть сигналы типа real. Вижу, что по крайней мере деление симулятор производит неверно. Добавление в начало описания модуля и тестбенчи строки "use IEEE.MATH_REAL.all;" не помогает. Кроме того, заметил, что пакет MATH_REAL пустой, в IEEE в XilinxISE6.3 он тоже пустой. Что делать? :blink:

[andrew_b 17]

Моделируюв ActiveHDL модуль, на входах и выходах (внутри тоже) есть сигналы типаreal. Вижу, что по крайней мере деление симулятор производитневерно.

Видимо, проблема в симуляторе. ModelSim, например, считает правильно.

Добавление в начало описания модуля и тестбенчи строки "useIEEE.MATH_REAL.all;" не помогает. Кроме того, заметил, что пакетMATH_REAL пустой, в IEEE в XilinxISE6.3 он тоже пустой.

Не надо никаких пакетов. Тип real является "встроенным" в VHDL типом.

Что делать?

Если вы планируете этот модуль воплотить в железе, то ничего не получится. Тип real не синтезируется. Хотя... Надо смотреть доку насинтезатор... Вдруг... Но сомневаюсь.

[Vadim 0]

Если вы планируете этот модуль воплотить в железе, то ничего не получится. Тип real не синтезируется. Хотя... Надо смотреть доку насинтезатор... Вдруг... Но сомневаюсь.

Я Вас умоляю, не надо смотреть доку на синтезатор :) Тип real я использую для имитации уровня напряжения на выходе DAC. Ну и на опорных входах у него тоже real. Загнанный в DAC последовательным образом код (std_logic_vector(7 downto 0)) преобразую в real и по формуле, куда входят опорные уровни, вычисляю выходное напряжение DAC(real). Чистое моделирование, ничего более.

 

Как-нибудь попробую в Моделсиме.

[Vadim 0]

В моделсиме все один к одному. Вроде разобрался. В месте кода, где возникала проблема, в списке чувствительности процесса забыл записать пару переменных. Исправил, теперь делит нормально.

[maior 0]

Vadim, в ActiveHDL тоже все в порядке?

[Vadim 0]

Vadim, в ActiveHDL тоже все в порядке?

Да