[Worldmaster 0]

Здравствуйте. Добавил корку к проекту, начал отлаживать в тестбенче и вижу такое вот:

 

# ** Warning: CONV_INTEGER: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, and it has been converted to 0.
#    Time: 11377650 ps  Iteration: 1  Instance: /testbench/UUT/SDRAM/fifobuf/\fifo_inst/Equal.rq1_wptr_0_s10\
# ** Warning: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, the result will be 'X'(es).
#    Time: 11377650 ps  Iteration: 1  Instance: /testbench/UUT/SDRAM/fifobuf/\fifo_inst/Equal.rq1_wptr_0_s10\
# ** Warning: CONV_INTEGER: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, and it has been converted to 0.
#    Time: 11377650 ps  Iteration: 1  Instance: /testbench/UUT/SDRAM/fifobuf/\fifo_inst/Equal.rq1_wptr_0_s10\
# ** Warning: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, the result will be 'X'(es).
#    Time: 11377650 ps  Iteration: 1  Instance: /testbench/UUT/SDRAM/fifobuf/\fifo_inst/Equal.rq1_wptr_0_s10\
# ** Warning: CONV_INTEGER: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, and it has been converted to 0.
#    Time: 11377650 ps  Iteration: 1  Instance: /testbench/UUT/SDRAM/fifobuf/\fifo_inst/Equal.rq1_wptr_0_s10\

 

В инете написано что это якобы не инициализировано, но я везде инициализировал вроде:

signal fifo_rst_i: std_logic:='0';
signal fifo_in_clk_read_i: std_logic:='0';
signal fifo_in_clk_write_i: std_logic:='0'; 
signal fifo_WriteData : std_logic_vector(FIFO_DATA_WIDTH-1 downto 0):=(others=>'0'); 		
signal fifo_ReadData : std_logic_vector(FIFO_DATA_WIDTH-1 downto 0):=(others=>'0'); 		
signal fifo_read_count: std_logic_vector(8 downto 0):=(others=>'0');
signal fifo_write_count : std_logic_vector(8 downto 0):=(others=>'0');
signal fifo_full: std_logic:='0';
signal fifo_empty: std_logic:='0';
---------------------------
  
  component fifo_hs
	port (
		Data: in std_logic_vector(31 downto 0);
		Reset: in std_logic;
		WrClk: in std_logic;
		RdClk: in std_logic;
		WrEn: in std_logic;
		RdEn: in std_logic;
		Wnum: out std_logic_vector(8 downto 0);
		Rnum: out std_logic_vector(8 downto 0);
		Q: out std_logic_vector(31 downto 0);
		Empty: out std_logic;
		Full: out std_logic
	);
end component;


-------------------------------------
  
  fifobuf: fifo_hs
port map (
	Data => fifo_WriteData,
	Reset => fifo_rst_i,
	WrClk => fifo_in_clk_write_i,
	RdClk => fifo_in_clk_read_i,
	WrEn => fifo_write_en,
	RdEn => fifo_read_en,
	Wnum => fifo_write_count,
	Rnum => fifo_read_count, 
	Q => fifo_ReadData ,
	Empty => fifo_empty,
	Full => fifo_full
); 

 

Как это можно исправить??

[MegaVolt 25]

Эти строки выдают DSP блоки. Почему ХЗ. И как исправить тоже. Но с этими ошибками всё работало как часики....

[Worldmaster 0]

В 18.03.2024 в 15:33, MegaVolt сказал:

Эти строки выдают DSP блоки. Почему ХЗ. И как исправить тоже. Но с этими ошибками всё работало как часики....

Но симмуляция идет часами. Это же нереально.

[andrew_b 14]

Это же ModelSim (или QuestaSim)?

Попробуйте

set StdArithNoWarnings 1

 

[MegaVolt 25]

1 час назад, Worldmaster сказал:

Но симмуляция идет часами. Это же нереально.

Почему? Смотря что вы симулируете и в каком временном масштабе...

[Worldmaster 0]

В 18.03.2024 в 15:59, andrew_b сказал:

Это же ModelSim (или QuestaSim)?

Моделсим. 

 

В 18.03.2024 в 15:59, andrew_b сказал:

set StdArithNoWarnings 1

Так заработало. Спасибо. )