dpavlov 3 8 декабря, 2023 Опубликовано 8 декабря, 2023 · Жалоба Разработаю по вашему ТЗ сложно-функциональные блоки для использования в проектах разработки микросхем (ASIC). Возможно проведение консультирования/обучения в области разработки RTL проектов для ASIC. О себе: опыт разработки RTL более 20 лет. Опыт разработки СФБ для ASIC более 15 лет, включая проектирование, разработку, верификацию. Предыдущие места работы: Internet Telecom, Intel, Syntacore. Реализованные проекты: CФ блоки для DSP обработки (NCO, FIR, FFT), микроконтроллеры x86, RISC-V. Прямо сейчас доступен СФБ "Цифровой генератор комплексной экспоненты"(NCO) собственной разработки. Содержит фазовый аккумулятор, синтезатор комплексной экспоненты и модулятор входного сигнала. Фазовый аккумулятор обеспечивает точность задания начальной фазы и фазового изменения (фазового инкремента) : 2*PI/(2^32). Кроме того, фазовый аккумулятор поддерживает возможность однократного изменения фазы (может использоваться для фазовой коррекции). Синтезатор сигнала использует таблицу значений Sin/Cos размером ~2кБайта. В качестве входного сигнала используются 16-битные комплексные значения (RE[16] + IM[16]). Минимальное значение SNR на выходе модулятора > 94dB. Максимальное значение шума на выходе модулятора < -104dB (SFDR > 104dB). Тестовое покрытие > 99% СФБ разработан на SystemVerilog для использования в проектах разработки микросхем (ASIC). Есть возможность предоставить модель(скомпилировано с помощью Verilator) для оценки характеристик модуля Возможна модификация модуля под ваши требования. Контакты: Skype: dmitri.pavlov1 Или здесь в "личку" Дмитрий Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dpavlov 3 25 марта Опубликовано 25 марта · Жалоба Доступен еще один СФБ для вычисления БПФ/ОБП. Реализация в процессе регистрации в “ФЕДЕРАЛЬНОЙ СЛУЖБЕ ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ”. Блок построен по схеме RADIX-4 и поддерживает конфигурирование для следующих размеров БПФ/ОБПФ: 16, 64, 256, 1024, 4096. Разрядности входных и выходных данных конфигурируются в диапазоне 16-24 бита. СФБ разработан на SystemVerilog для использования в проектах разработки микросхем (ASIC). Есть возможность предоставить модель(скомпилировано с помощью Verilator) для оценки характеристик модуля Возможна модификация модуля под ваши требования. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dpavlov 3 8 часов назад Опубликовано 8 часов назад · Жалоба Доступна расширенная версия СФБ для вычисления БПФ/ОБПФ для векторов размерностью 16К и параллельной обработкой 4 последовательных отсчетов: позволяет обрабатывать данные полученные на частоте дискретизации в 4 раза выше частоты работы СФБ. На хабре есть статья описывающая методику и результаты моделирования для однопоточного блока БПФ на 1К отсчетов: https://habr.com/ru/articles/824958/ Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 23 8 часов назад Опубликовано 8 часов назад · Жалоба On 7/10/2024 at 12:18 PM, dpavlov said: Доступна расширенная версия СФБ для вычисления БПФ/ОБПФ для векторов размерностью 16К и параллельной обработкой 4 последовательных отсчетов: позволяет обрабатывать данные полученные на частоте дискретизации в 4 раза выше частоты работы СФБ. Хмм.. А на какой частоте разводится ваш БПФ "для векторов размерностью 16К и параллельной обработкой 4 последовательных отсчетов" ? И для какой ширины входных данных - 16 бит, или можно больше? Предлагаю чип, для сравнения рабочей частоты: XCKU5P-2-i.. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dpavlov 3 7 часов назад Опубликовано 7 часов назад (изменено) · Жалоба Размер входных/выходных данных задается параметром: 16, 20, 24. Но можно и для других размеров собрать. Проводил пробный синтез для разрядности 20 бит, для xcvu9p-flga2104-2L-e при заданной частоте 300МГц (период = 3.33ns). Отрицательный слэк составил -0.116, т.е. достижимая частота получилась ~290МГц. Сильно оптимизацией для FPGA не занимался, основной упор делался на качество кода для использование проектах для ASIC. Пробный синтез для TSMC90 : заданная частота 250МГц(период 4ns), uncertainty = 10%, отрицательный слэк составил -0.13, т.е. частота ~242МГц. Если интересно, возможна модификация для обработки векторов 64К и коэффициентом параллельности 16. Детали можно обсудить в личке. Изменено 6 часов назад пользователем dpavlov Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 23 29 минут назад Опубликовано 29 минут назад · Жалоба On 7/10/2024 at 12:58 PM, dpavlov said: Проводил пробный синтез для разрядности 20 бит, для xcvu9p-flga2104-2L-e при заданной частоте 300 МГц.. OK. Спасибо. Для xcvu9p-flga2577-2-i у меня получились такие цифры: Radix-4, Pipelined, Streaming I/O на 16384 точек: Fmax = 475 MHz, что эквивалентно скорости входного потока: 4 * 0.475 GHz = 1.9 GS/s. Radix-4, Pipelined, Streaming I/O на 65536 точек: Fmax = 485 MHz, что эквивалентно скорости входного потока: 4 * 0.485 GHz = 1.9 GS/s. Radix-16, Pipelined, Streaming I/O на 65536 точек: Fmax = 490 MHz, что эквивалентно скорости входного потока: 16 * 0.490 GHz = 7,8 GS/s. Radix-32, Pipelined, Streaming I/O на 32768 точек: Fmax = 355 MHz, что эквивалентно скорости входного потока: 32 * 0.355 GHz = 11,4 GS/s. Radix-64, Pipelined, Streaming I/O на 4096 точек: Fmax = 500 MHz, что эквивалентно скорости входного потока: 64 * 0.500 GHz = 32,0 GS/s. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться