Перейти к содержанию
    

Разработка СФ блоков на SystemVerilog для использования в проектах разработки микросхем (СПБ)

Разработаю по вашему ТЗ сложно-функциональные блоки для использования в проектах разработки микросхем (ASIC). Возможно проведение консультирования/обучения в области разработки RTL проектов для ASIC.

 

О себе: опыт разработки RTL более 20 лет. Опыт разработки СФБ для ASIC более 15 лет, включая проектирование, разработку, верификацию. Предыдущие места работы: Internet Telecom, Intel, Syntacore.  Реализованные проекты: CФ блоки для DSP обработки (NCO, FIR, FFT), микроконтроллеры x86, RISC-V.

 

Прямо сейчас доступен СФБ "Цифровой генератор комплексной экспоненты"(NCO) собственной разработки.

Содержит фазовый аккумулятор, синтезатор комплексной экспоненты и модулятор входного сигнала.

Фазовый аккумулятор обеспечивает точность задания начальной фазы и фазового изменения (фазового инкремента) : 2*PI/(2^32). Кроме того, фазовый аккумулятор поддерживает возможность однократного изменения фазы (может использоваться для фазовой коррекции).

Синтезатор сигнала использует таблицу значений Sin/Cos размером ~2кБайта.

В качестве входного сигнала используются 16-битные комплексные значения (RE[16] + IM[16]).

Минимальное значение SNR на выходе модулятора > 94dB.

Максимальное значение шума на выходе модулятора < -104dB (SFDR > 104dB). 

Тестовое покрытие > 99%

СФБ разработан на SystemVerilog для использования в проектах разработки микросхем (ASIC).

Есть возможность предоставить модель(скомпилировано с помощью Verilator) для оценки характеристик модуля

Возможна модификация модуля под ваши требования.

 

Контакты:

Skype: dmitri.pavlov1

Или здесь в "личку"

 

Дмитрий

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Доступен еще один СФБ для вычисления БПФ/ОБП.

Реализация в процессе регистрации в “ФЕДЕРАЛЬНОЙ СЛУЖБЕ ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ”.

Блок построен по схеме RADIX-4 и поддерживает конфигурирование для следующих размеров БПФ/ОБПФ: 16, 64, 256, 1024, 4096.

Разрядности входных и выходных данных конфигурируются в диапазоне 16-24 бита.

СФБ разработан на SystemVerilog для использования в проектах разработки микросхем (ASIC).

Есть возможность предоставить модель(скомпилировано с помощью Verilator) для оценки характеристик модуля

Возможна модификация модуля под ваши требования.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...