shems 0 9 июня, 2006 Опубликовано 9 июня, 2006 · Жалоба Синтезирую Verilog RTL в Synopsys DS, при Analyze-е выдает OK, а вот при Elaborate вудает: Error, Current design is not а valid top-level physical cell. Verilog RTL состоит из двух файлов, top_cell.v и core.v. В top_cell.v файле только инстансы Core из core.v и соединения с портами модуля top_cell. Есть ли материал где описан требования к input data? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
SM 0 14 июня, 2006 Опубликовано 14 июня, 2006 · Жалоба при Analyze-е выдает OK, а вот при Elaborate вудает: Error, Current design is not а valid top-level physical cell. Вроде вот как нынче: $dc_shell-t read_verilog core.v read_verilog top_cell.v link #define constraints if needed #set variabes/options if needed compile и всё... Что за архаические elaborate/analyze? Какая версия DC? ЗЫ вместо компиле можно компиле_ультра ;) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
shems 0 19 июня, 2006 Опубликовано 19 июня, 2006 · Жалоба при Analyze-е выдает OK, а вот при Elaborate вудает: Error, Current design is not а valid top-level physical cell. Вроде вот как нынче: $dc_shell-t read_verilog core.v read_verilog top_cell.v link #define constraints if needed #set variabes/options if needed compile и всё... Что за архаические elaborate/analyze? Какая версия DC? ЗЫ вместо компиле можно компиле_ультра ;) У меня DC 2004 SP2. psyn_shell. Кстати в DC2005 SP2 лицензия не подходит для GUI. Можете посоветовать лекарство для GUI? Соф из нашего фтп. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MadMakc 0 20 июня, 2006 Опубликовано 20 июня, 2006 · Жалоба :bb-offtopic: Уважаемый shems! В каком-то топике проскакивало, что у вас есть Sy*nplify*ASIC*5.2( или 5.1 или 5.0, не помню).Но не крякнутый.Не могли бы вы его на фтр выложить? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
shems 0 23 июня, 2006 Опубликовано 23 июня, 2006 · Жалоба :bb-offtopic: Уважаемый shems! В каком-то топике проскакивало, что у вас есть Sy*nplify*ASIC*5.2( или 5.1 или 5.0, не помню).Но не крякнутый.Не могли бы вы его на фтр выложить? Да есть в /pub/FPGA/_Synplicity_/win/Synplify.ASIC.5.2.4/ Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MadMakc 0 26 июня, 2006 Опубликовано 26 июня, 2006 · Жалоба Спасибки. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Михаил А 0 5 июля, 2006 Опубликовано 5 июля, 2006 · Жалоба решили проблему ? я не рекомендую использовать elaborate и работу с библиотеками лучше просто read и потом current_design если есть желание - давайте код - у себя проверю Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
SM 0 5 июля, 2006 Опубликовано 5 июля, 2006 · Жалоба я не рекомендую использовать elaborate и работу с библиотеками лучше просто read и потом current_design Только, единственное, если имеются параметризованные модули, придется делать (только им) analyze. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться