[_sda 0]

Речь об этом режиме:

Вроде работает нормально, но обнаружил два неприятных момента.

1). После подачи питания в течении примерно 5-ти секунд PLL не реагирует на команды управления. После этого всё нормально управляется. Очень большой интервал.

2). От компиляции к компиляции (в основном при очистке базы) иногда самопроизвольно изменяется фаза выходного сигнала предположительно на 180 градусов.

Никогда не сталкивался с таким поведением PLL при отключенном порте управления фазой (если флажок на картинке снят).

Коллеги, кто нибудь использует PLL в этом режиме? Замечали ли такие моменты в его работе?

[Zversky 16]

На моделировании как? Конечно, 5 секунд промоделировать накладно, но 0.1, наверное, можно?

[warrior-2001 0]

2 часа назад, _sda сказал:

2). От компиляции к компиляции (в основном при очистке базы) иногда самопроизвольно изменяется фаза выходного сигнала предположительно на 180 градусов.

Никогда не сталкивался с таким поведением PLL при отключенном порте управления фазой (если флажок на картинке снят).

Доброго дня.

Сталкивался с таким поведением. Либо питание, либо время установки сброса, либо неверные временные ограничения в sdc файлах. Настроить штатно не удалось, посему сделал детектирование сдвига на 180 градусов, и если перепрыгнул - сброс и настройка по новой. Так работает стабильно.

По поводу 5 секунд - не встречал. Это у вас не на климатике случаем?

[_sda 0]

Здравствуйте Владимир! 

В 05.09.2023 в 16:48, warrior-2001 сказал:

Сталкивался с таким поведением.

А это у вас проявилось именно в режиме dynamic phase shift? Или режим был другой?

В 05.09.2023 в 16:48, warrior-2001 сказал:

По поводу 5 секунд - не встречал. Это у вас не на климатике случаем?

Нет, не на климатике, просто на столе плата лежит. Нехороший это момент.

[warrior-2001 0]

16 часов назад, _sda сказал:

А это у вас проявилось именно в режиме dynamic phase shift? Или режим был другой?

именно в режиме dynamic phase shift. Чип был - кажется 4й стратикс.

[_sda 0]

В 06.09.2023 в 10:13, warrior-2001 сказал:

именно в режиме dynamic phase shift. Чип был - кажется 4й стратикс.

Большое спасибо за помощь! Вот же блин, что-то с этим режимом всё таки не так: сегодня включаю плату - не работает.

После разбора полётов оказалось что вчерашние параметры для загрузки в PLL сегодня не работают. Сегодня сдвиг фазы по ресету оказался 270 градусов вместо вчерашних 180, пришлось опять подбирать новые параметры.

Видимо буду отказываться от этого режима, есть и другие инструменты.

[warrior-2001 0]

У меня в железе наблюдались всего 2 варианта, я завёл частоту в 1,5 раза выше и отслеживал сбои. Если сбой был - перегружал параметры. Вполне сносно работало и всё испытания изделие прошло.

[Lotos 4]

На вкладке General при настройке PLL установить флажок Enable physical output clock parameters. И сигнал сброса на PLL должен быть заведен.

[_sda 0]

В 06.09.2023 в 21:57, Lotos сказал:

На вкладке General при настройке PLL установить флажок Enable physical output clock parameters. И сигнал сброса на PLL должен быть заведен.

Спасибо за желание помочь! Меня немного отвлекли от темы, опять вернулся. Пересоздал PLL с указанным флажком, перекомпилил проект. И стал наблюдать за поведением PLL.

Заметил что от заливки к заливке хаотичным образом изменяется нужное состояние порта updn. Например я выставил нужную мне фазу при updn = 0. Заливаю этот же проект ещё раз - не работает.

Чтобы получить нужную фазу теперь нужно установить updn = 1. Короче те же яйца, вид сбоку. А сброс PLL был изначально, без него вообще не понятно как работать.

[warrior-2001 0]

ещё момент - Альтера/Интел не любит асинхронных сбросов! Стало быть сброс pll желателен синхронный с его опорной частотой.

[des00 25]

11 minutes ago, warrior-2001 said:

ещё момент - Альтера/Интел не любит асинхронных сбросов! Стало быть сброс pll желателен синхронный с его опорной частотой.

емнп, они требуют синхронного снятия сброса и гарантированной минимальной длительности.

[_sda 0]

В 08.09.2023 в 14:18, warrior-2001 сказал:

ещё момент - Альтера/Интел не любит асинхронных сбросов! Стало быть сброс pll желателен синхронный с его опорной частотой.

Большое спасибо! Завтра проверю.

[_sda 0]

Проверил, увы, ничего не изменилось. А я так надеялся на этот синхронный ресет.

Хотя это странно: перед этим проектом я применял режим dynamic phase shift в пятом циклоне, так этот вопрос и близко не стоял, всё работало замечательно без установки флажка 
Enable physical output clock parameters и с асинхронным ресетом. Изделие уже пол-года насилуют у заказчика, нареканий нет. Особенность семейства?