Faton_11 0 19 апреля, 2023 Опубликовано 19 апреля, 2023 · Жалоба Добрый день! Пытаюсь подключить ILA (внутренний логический анализатор) для xilinx. В интернетах пишут, что ILA не может получить доступ к выводам, торчащим из ПЛИС (порты "is not vivado-debuggable"), тогда как быть, есть ли обходные пути? Многого ли можно добиться от этого ILA? К примеру, SignalTap того же квартуса был простым и понятным. Такое ощущение, что проще забить и тыкать осциллом? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_4afc_ 25 19 апреля, 2023 Опубликовано 19 апреля, 2023 · Жалоба 21 minutes ago, Faton_11 said: В интернетах пишут, что ILA не может получить доступ к выводам, торчащим из ПЛИС (порты "is not vivado-debuggable"), тогда как быть, есть ли обходные пути? Написать модуль Faton_Debug, в него завести нужные сигналы, внутри модуля сигналы пометить как debug и подключить к ILA. Я обычно регистры подключаю. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Faton_11 0 20 апреля, 2023 Опубликовано 20 апреля, 2023 · Жалоба 22 hours ago, _4afc_ said: Написать модуль Faton_Debug, в него завести нужные сигналы, внутри модуля сигналы пометить как debug и подключить к ILA. Я обычно регистры подключаю. спасибо за ответ! Хочу mdio, mdc выдернуть из закрытого ядра и посмотреть анализатором. Эти сигналы внутри нередактируемого модуля проходят через OBUF. Насколько понимаю, после этого буфера они должны идти наружу плис. Если направить их в top-модуле в другой модуль дебаггера, выдает error: [DRC REQP-127] obuf_loaded: OBUF trimac_fifo_block/trimac_sup_block/tri_mode_ethernet_mac_i/inst/mii_interface/mdc_obuf_i pin O drives one or more invalid loads. The loads are: dbg/mdc_reg_reg такие дела Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 20 апреля, 2023 Опубликовано 20 апреля, 2023 · Жалоба ILA можно создавать и подключать к любым доступным точкам прямо в нетлисте, открыв синтезированный проект и включив Debug Layout. Если хотите смотреть сигнал на пине то надо подключается в выходу IBUF подключенному к этому пину. Когда распробуете возможности работы с ILA в Vv то SignalTap в Qu будет снится в кошмарах ... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Faton_11 0 21 апреля, 2023 Опубликовано 21 апреля, 2023 · Жалоба Вроде что-то стало понятным, даже сигналы появились, спасибо! 23 hours ago, RobFPGA said: Когда распробуете возможности работы с ILA в Vv то SignalTap в Qu будет снится в кошмарах ... Надеюсь на это, хотя пока мне так вообще не кажется 🙂 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
