[BSACPLD 15]

Насчёт синтеза в Synplify.

Для того чтобы использовать отладчик, на интересующие сигналы нужно было добавить директиву /* synthesis PAP_MARK_DEBUG="true" */.

В PDS_2022.2-SP4.2-CentOS7.3-x64 это работает, а в PDS_2023.2-SP1-CentOS7.3-x64 начинает выкидывать сигналы.

В более новых версиях поменялись директивы для отладчика или это просто баг?

[Павел М 0]

Добрый день! Купил плату SA_PGC7KD_EVKC3. Документации, можно сказать, нет. Поделитесь схемой или куском схемы с распиновкой CPLD, если кто-нибудь использует такую плату. Спасибо! 

UPD. Нашел инфу по распиновке. Надеюсь, вопрос снят.

Изменено 9 июля пользователем Павел М
Ответ найден

[slonok 5]

Огромное количество документов по теме 

https://archive.org/download/pango-micro

 

[slonok 5]

Тест hdmi в режиме 800 на 480  (чип PGL25G), выводы hdmi сконфигурированы как LVDS33, выход на монитор каждую диф линию через конденсаторы 0,1 мкФ (smd)

полностью работоспособно (проект и картинка во вложении)

 

HDMI_test.zip

Изменено 27 августа пользователем slonok

[slonok 5]

Ещё два в догонку: HDMI 1014x 768 стабильно работает,

1280 x 720 дергается (не стабильная помеха) изображение внизу монитора (hdmi clk на выходе 742 Мгц, макс скорость 800 Мб/c в режиме LVDS по мануалу -на тоненького) списываю на кривизну самодельной шильды с паяным вручную соединителем hdmi и натыканных в надевалки в раскоряку проводов )

у китайцев на штатных отладочных платах этот режим работал

Вывод - масимальный предел производительности по видеорежимам достигнут.

Конфигурация выводов в режиме TMDS ничего ни в каких режимах не даёт, нет изображения.

 

HDMI_test1280x720.zip HDMI_test1024x768.zip

Изменено 27 августа пользователем slonok

[makc 232]

16 минут назад, slonok сказал:

Вывод - масимальный предел производительности по видеорежимам достигнут.

Конфигурация выводов в режиме TMDS ничего ни в каких режимах не даёт, нет изображения.

Осциллографом пробовали смотреть, что происходит на линиях в этом случае? Странно, что LVDS работает, а TMDS - нет.

[slonok 5]

46 minutes ago, makc said:

Осциллографом пробовали смотреть, что происходит на линиях в этом случае? Странно, что LVDS работает, а TMDS - нет.

В китайских проектах используется lvds , а по tmds в манулах панги я мало чего нашел ,скорости и максинальной частоты вообще не нашел, не исключено что сыровато в этой части, а далее с осцилябром ковырятся смысла нет на этом чипе

[makc 232]

8 минут назад, slonok сказал:

а по tmds в манулах панги я мало чего нашел ,скорости и максинальной частоты вообще не нашел,

Судя по ДШ (раздел IOB High Range(HR ) AC characteristic parameters) задержки у них такие же, как и у LVDS25:

Поэтому непонятно, почему могло бы не заработать. Констрейнты у вас прописаны для этих выходов?

[Beby 8]

5 hours ago, makc said:

Поэтому непонятно, почему могло бы не заработать. Констрейнты у вас прописаны для этих выходов?

Мутно у китайцев с Logos2/Titan2, но есть у меня подозрение, что при выборе "TMDS" работает только нижнее плечо выходов, и требуются внешние резисторы подтяжки (а может и ещё какие-то костыли):

(см. UG040006 Logos2 Series FPGA Input Output Interface (IO) User Guide V1.1.pdf)

@slonok
А вот осциллографом посмотреть не мешало бы, в свете указанной выше версии работы выходных каскадов ПЛИС - у LVDS работают то оба выходных плеча...

P.S.
Помнится мне, у Xilinx было только одно семейство ПЛИС, которое честно тянуло TMDS - Spartan-3A(N/DSP). В них были самые прочные и зверские I/O-ноги, которые честно тянули максимальное количество стандартов. Собственно говоря, это семейство ПЛИС под приём/передачу DVI/HMDI и создавалась по спец.заказу одного из крупных заказчиков...
Ну и схема от них прилагалась такая:

[ObKo 1]

4 часа назад, Beby сказал:

Мутно у китайцев с Logos2/Titan2, но есть у меня подозрение, что при выборе "TMDS" работает только нижнее плечо выходов, и требуются внешние резисторы подтяжки (а может и ещё какие-то костыли😞

(см. UG040006 Logos2 Series FPGA Input Output Interface (IO) User Guide V1.1.pdf)

@slonok
А вот осциллографом посмотреть не мешало бы, в свете указанной выше версии работы выходных каскадов ПЛИС - у LVDS работают то оба выходных плеча...

P.S.
Помнится мне, у Xilinx было только одно семейство ПЛИС, которое честно тянуло TMDS - Spartan-3A(N/DSP). В них были самые прочные и зверские I/O-ноги, которые честно тянули максимальное количество стандартов. Собственно говоря, это семейство ПЛИС под приём/передачу DVI/HMDI и создавалась по спец.заказу одного из крупных заказчиков...
Ну и схема от них прилагалась такая:

Всё верно - TMDS-выход, действительно, можно назвать open-drain:

Терминация (50 ом к 3.3v) обязательно должна быть и она находится в приемнике (мониторе). И китайцы тут не причём, так написано в стандарте DVI/HDMI

Изменено 28 августа пользователем ObKo

[Beby 8]

@makc @slonok
В Logos2/Titan2/Kosmo2 с TMDS всё оказалось ещё хуже, чем я вчера думал:
Сегодня поставил 2023.2-SP3 и вот не поленился прочитать Release_Notes_2023_2_SP3 (microterra).pdf (ещё раз благодарю @Gas Wilson за предоставленные PDS и документы).

И в нём вдруг обнаружилось (в последнем BUG fix'е):
3. SP3 Features
  1) BUG fixes:
.......
✓ Delete the IO standard "TMDS" (Logos2, Titan2, Kosmo2 involved)

Проверил, действительно, в User Constraint Editor в 2023.2-SP1 можно было выбрать TMDS, а в 2023.2-SP3 (от 2024.05.07) TMDS'а больше нет.

Так что нам всем явно нужна более свежая документация на Logos2/Titan2 (DS + соответствующие UG), как минимум отражающая отсутствие поддержки TMDS в этих ПЛИС.
@Gas Wilson При наличии возможности, пожалуйста, посодействуйте в этом вопросе.

[BkmZZZzzz 2]

Всем Добрый День! Просьба к владельцам отладочной платы AXP100 от ALINX с Pango PG2L100H. Поделитесь, пожалуйста, example_projects для sfp-модулей и pci-e конкретно для этой отладки.

[BkmZZZzzz 2]

Тестовый проект с RGMII ethernet 1000M для Logos2 PG2L100H на отладочной плате AXP100 от Alinx. Раз в секунду выдаёт udp-пакет. Можно ping'ануть с компа. Надеюсь, кому-нибудь пригодится для быстрого старта. Чуть позже прикручу встроенный трансивер для аналогичной работы по оптике через sfp и сюда закину.

axp100_eth_rj45.zip

[BkmZZZzzz 2]

Ох и намудрили в Pango с назначением выводов трансиверов)...задействовал разъём sfp#1 на отладке AXP100...в целом, тестовый проект работает (кроме протокола icmpv4, пока не разобрался в проблеме). Проверял работоспособность с оптическими трансиверами 1.25G, c активным оптическим и пассивным электрическим кабелем и "медным" sfp с интерфейсом SerDes.

axp100_eth_sfp.zip

[kuzkin 1]

21 час назад, BkmZZZzzz сказал:

Тестовый проект с RGMII ethernet 1000M для Logos2 PG2L100H на отладочной плате AXP100 от Alinx. Раз в секунду выдаёт udp-пакет. Можно ping'ануть с компа. Надеюсь, кому-нибудь пригодится для быстрого старта. Чуть позже прикручу встроенный трансивер для аналогичной работы по оптике через sfp и сюда закину.

axp100_eth_rj45.zip 163.52 кБ · 7 загрузок

При попытке собрать данный проект в PDS 2023.2-SP1 в процессе Device Map ошибка

E: DRC-0034: The pin DELAY_SEL of rgmii_to_gmii_u/util_rgmii_to_gmii_u/GTP_IODELAY_E2_inst0/iodelay_inst can not connect to VCC.

В PDS 2022.2-SP6.4 все собирается. В Device Map без ошибки для данного примитива 

I: Adm-6003: Trying to disconnect un-connected pin 'D_DLY' of instance 'rgmii_to_gmii_u/util_rgmii_to_gmii_u/GTP_IODELAY_E2_inst0/iodelay_inst'.
I: ODLAY of "rgmii_to_gmii_u/util_rgmii_to_gmii_u/GTP_IODELAY_E2_inst0/iodelay_inst" has been packed in "ODLAY" of IOL "rgmii_tx_clk_obuf/opit_1" success.

Это баг PDS или неверно применен примитив?