[Gas Wilson 67]

On 2/15/2023 at 11:26 AM, sawanderer said:

(правда проверить не на чем, не нашел, на эту серию вообще отладки в открытой продаже есть?).

 

[vsrb 1]

Два нюанса по Pango Logos-2 в части гигабитных трансиверов, чип PG2L100H-FBG484:

1) Pin F8 - HSSTRREF подключается к +1.0V через 200 Ом, в отличии от Xilinx, который подключается к +1.2V через 100 Ом.

2) Дифпары CLK[1:0], RX[3:0] и TX[3:0] идут в обратном порядке (reversal) в сравнении с Xilinx, т.е. 0-3, 1-2, 2-1, 3-0.

Чип рассматривали в качестве Pin-to-Pin замены для Xilinx Artix-7 XC7A100T-FGG484

[makc 232]

1 час назад, vsrb сказал:

Чип рассматривали в качестве Pin-to-Pin замены для Xilinx Artix-7 XC7A100T-FGG484

У вас не используется block design и IP-ядра от Xilinx? Судя по моим наблюдениям (хотя я возможно чего-то и не знаю), но у Pango с IP пока всё очень грустно и перенести проекты не получится - придётся переделывать очень многое.

[vsrb 1]

1 hour ago, makc said:

У вас не используется block design и IP-ядра от Xilinx? Судя по моим наблюдениям (хотя я возможно чего-то и не знаю), но у Pango с IP пока всё очень грустно и перенести проекты не получится - придётся переделывать очень многое.

В текущем проекте используется и Block Design, и IP-ядра от Xilinx, и AXI-шина с интерконнектом. Я боюсь даже думать об объеме работы для перехода. Пока рассматриваем варианты, есть еще Artix-7 от Fudan, но по ресурсам не подходит: насколько я знаю там максимальный объем 50k, нам нужно 100k.

У Pango инфраструктура IP-ядер очень скудная: DDR3 с AXI-MM шиной, PCIe с AXI-Stream, встроенная память и DSP-блоки. Вот и все, что есть. По сути это конфигурация аппаратных блоков не более того. Но сама IDE мне у них понравилась.

[vsrb 1]

Я надеюсь, что когда-нибудь Pango сделают инфраструктуру AXI и мост PCIe в AXI-MM. Задел у них есть, DDR3-блок уже имеет AXI-MM в качестве интерфейса.

[Gas Wilson 67]

Да, IP ядер у них мало, но обещают что работа ведётся. Вот список стандартных ядер из последней PDS

ADC 1.1 ip_iars/adc/ipmxe_adc_v1_1.iar
Logos2 HMIC_S 1.7 ip_iars/ddr/ips2l_hmic_s_v1_7.iar
Titan2 HMIC_S 1.6 ip_iars/ddr/ips2t_hmic_s_v1_6.iar
Titan2 HMIC_S 1.7 ip_iars/ddr/ips2t_hmic_s_v1_7.iar
Logos HMIC_H 1.2 ip_iars/ddr/ipsl_hmic_h_v1_2.iar
Logos HMIC_S 1.3 ip_iars/ddr/ipsxb_hmic_s_v1_3.iar
Logos HMIC_S 1.3a ip_iars/ddr/ipsxb_hmic_s_v1_3a.iar
DDR3 Interface 1.3 ip_iars/ddr/pgs_mc3q_v1_3_patch5.iar
Logos2 HSSTLP 1.7 ip_iars/hsst/ipm2l_hsstlp_v1_7.iar
Logos2 HSSTLP 1.8 ip_iars/hsst/ipm2l_hsstlp_v1_8.iar
Titan2 HSSTHP 1.7 ip_iars/hsst/ipm2t_hssthp_v1_7.iar
Titan2 HSSTHP 1.8 ip_iars/hsst/ipm2t_hssthp_v1_8.iar
Titan HSST 1.1a ip_iars/hsst/ipm_hsst_v1_1a.iar
Logos HSST 1.3e ip_iars/hsst/ipml_hsst_v1_3e.iar
Logos HSST 1.4 ip_iars/hsst/ipml_hsst_v1_4.iar
Titan2 iScan 1.7 ip_iars/iscan/ips2t_iscan_v1_7.iar
Titan2 iScan 1.8 ip_iars/iscan/ips2t_iscan_v1_8.iar
LVDS 1.0 ip_iars/lvds/ipsxe_lvds_v1_0.iar
Logos2 PCI Express 1.4 ip_iars/pcie/ips2l_pcie_gen2_v1_4.iar
Titan2 PCI Express 1.1c ip_iars/pcie/ips2t_pcie_v1_1c.iar
Titan2 PCI Express 1.2 ip_iars/pcie/ips2t_pcie_v1_2.iar
Logos PCI Express 1.2a ip_iars/pcie/ipsl_pcie_v1_2a.iar
Logos2 QSGMII v1.2 ip_iars/qsgmii/ipsxd_qsgmii_v1_2.iar
Titan2 QSGMII v1.0 ip_iars/qsgmii/ipsxe_qsgmii_v1_0.iar
Logos2 HD/3G-SDI 1.2a ip_iars/sdi/ips_sdi_v1_2a.iar
Logos2 HD/3G-SDI 1.3 ip_iars/sdi/ips_sdi_v1_3.iar
TITAN2 12G-SDI 1.1 ip_iars/sdi/ipsxe_sdi_v1_1.iar
Logos2 SEU 1.6 ip_iars/seu/ips2l_seu_v1_6.iar
Logos SEU 1.2b ip_iars/seu/ipsl_seu_v1_2b.iar
Logos2 SGMII 1GbE v1.2 ip_iars/sgmii/ips2l_sgmii_v1_2.iar
Titan2 SGMII 1GbE v1.1c ip_iars/sgmii/ips2t_sgmii_v1_1c.iar
SGMII 1GbE v1.9a ip_iars/sgmii/ips_sgmii_v1_9_patch2.iar
Logos SGMII 1GbE v1.1c ip_iars/sgmii/ipsl_sgmii_v1_1c.iar
10/100/1000M Ethernet MAC 1.1 ip_iars/ts-mac/pgs_tsmac_v1_1_patch5.iar
Logos2 XAUI v1.2a ip_iars/xaui/ips2l_xaui_v1_2a.iar
Titan2 XAUI v1.1b ip_iars/xaui/ips2t_xaui_v1_1b.iar
XAUI v1.5b ip_iars/xaui/ips_xaui_v1_5_patch2.iar
Logos XAUI v1.1b ip_iars/xaui/ipsl_xaui_v1_1b.iar

[makc 232]

22 минуты назад, vsrb сказал:

В текущем проекте используется и Block Design, и IP-ядра от Xilinx, и AXI-шина с интерконнектом. Я боюсь даже думать об объеме работы для перехода. Пока рассматриваем варианты, есть еще Artix-7 от Fudan, но по ресурсам не подходит: насколько я знаю там максимальный объем 50k, нам нужно 100k.

Интересно как сами китайцы с этим живут. Хотя может быть у них там есть какая-то аффилированная с тем же Pango фирма (условно Mango), которая делает для них ядра и продаёт за отдельные деньги? Просто ПЛИС без библиотеки это как чемодан без ручки, если только нет собственной обширной библиотеки верифицированных наработок на все случаи жизни.

24 минуты назад, vsrb сказал:

У Pango инфраструктура IP-ядер очень скудная: DDR3 с AXI-MM шиной, PCIe с AXI-Stream, встроенная память и DSP-блоки. Вот и все, что есть. По сути это конфигурация аппаратных блоков не более того. Но сама IDE мне у них понравилась.

Да, этих я видел. Но пока пробовали только PCIE и оно работает.

[vsrb 1]

38 minutes ago, makc said:

Да, этих я видел. Но пока пробовали только PCIE и оно работает.

На отладке тоже PCIe заработал, на устройстве - нет, потому что lane отзеркалены, а PCIe reversal для x1 не работает.

Из UG042004 на Logos2 PCIe IP:

> X1, X2 not recommended for use Lane Reversal scene, please consult if you need to use FAE/AE.

[Yuri124 4]

On 3/2/2023 at 2:32 PM, vsrb said:

PCIe reversal для x1 не работает

Вы используете в своих устройствах только RCIe х1 - я правильно понял? И платы уже изготовлены с х1, но не той разводкой lane?

А если заложить в проект х4, отзеркалить lanes, а вставлять в разъем х1  - по идее должно распознаться как устройство с х1...

[vsrb 1]

14 hours ago, Yuri124 said:

Вы используете в своих устройствах только RCIe х1 - я правильно понял? И платы уже изготовлены с х1, но не той разводкой lane?

А если заложить в проект х4, отзеркалить lanes, а вставлять в разъем х1  - по идее должно распознаться как устройство с х1...

Платы у нас были изготовлены под Xilinx, на одной поменяли FPGA на Pango - не заработало. Планируется новая версия - сделаем варианты напайки. Интересно, что все пини совпадают, а здесь решили проявить индивидуальность)

В настройках IP-ядра пробовал устанавливать x4 и Enable Lane reversal - без результата. REFCLK можно перекидывать между дифпарами - в констрейнах надо указать на какие пины заведена частота, а линии данных видимо жестко прибиты к IP-ядру, если указывать их в констрейнах - выдает ошибку. В стандарте PCIe это опциональная функция, как я понял - это на усмотрение разработчиков чипов.

 

У того же Xilinx про Lane Reversal написано:

> The integrated block supports limited lane reversal capabilities

> The configurations that have lane reversal support are x8, x4 (excluding downshift modes), and x2.

В общем не очевидная функция, не хочется на нее закладываться.

[Yuri124 4]

On 3/3/2023 at 6:49 AM, vsrb said:

как я понял - это на усмотрение разработчиков чипов

On 3/3/2023 at 6:49 AM, vsrb said:

x4 (excluding downshift modes)

понял, спасибо, буду знать на будущее.

 

 

[Gas Wilson 67]

UG040012_Logos2 Board Hardware Design Guide V1.3_innek.pdf

[skkast74 0]

Здравствуйте! Подскажите, пожалуйста, осенью посмотрел PDS, вроде норм, но непосредственно задачи не было использовать. Сейчас новый заход, лицензия уже истекла, ссылка из плашки на регистрацию ведет на страницу с какими-то квиризябликами. Припоминаю, что осенью попытка регистрации у них была неудачной, лайт работал - я на это плюнул. На торрентах PDS не видно. В корне этого форума есть ссылки на лекарство, но не очень понятно к какой версии PDS. Если нужна серия Logos2 то какой путь выбрать? Ковыряние лайта лекарствами, добивание регистрации\лицензирования через Панго, приобретение через кого-то софта уже с лицензией, перестановка просто по компам с отматыванием времени, как оптимальнее? Далеко не факт, что этот заход решится в пользу панги, поэтому хотелось бы "малой кровью"..   

[StewartLittle 45]

В 07.03.2023 в 16:25, skkast74 сказал:

... поэтому хотелось бы "малой кровью"..   

Напишите мне в личку, или сообщите Вашу почту.

[Gas Wilson 67]

Userguide на PCIe IP core для Logos 2

 

UG042004_Logos2_PCIe_IP_UserGuide_innek.pdf