[BSACPLD 14]

Коллеги, сейчас пытаюсь разобраться как использовать AXI Memory Mapped To PCI Express от Xilinx.

Сгенерил корку, затем example design.

При сборке example design сыпятся тайминги внутри AXI Memory Mapped To PCI Express.

Vivado 2019.2, Artix-7

Кто-нибудь сталкивался с такой проблемой?

[Yuri124 4]

On 10/11/2022 at 5:56 AM, BSACPLD said:

Кто-нибудь сталкивался с такой проблемой?

У меня было подобное, только с  альтеровской Cyclone V. В описании корки было заявлено, что это семейство поддерживается. По факту оказалось - тайминги в корке ОК только при очень малом объеме памяти, подключенном к ней. Как только блок памяти увеличивался до необходимого - появлялись слаки на путях к нему.

Если проект компилировался  для более скоростной FPGA (Arria V) - то слаки исчезали.

Посмотрите, в каком месте проблема, попробуйте уменьшить объем памяти.

[BSACPLD 14]

У меня памяти сейчас только один BRAM.

Пробовал вообще без памяти - тоже самое.

Как будто не подцепляются какие-то констрейны.

Проблема именно внутри корки с реализацией мостов на AXI.

При этом что-либо поменять в плане настроек частот / ширины шины AXI корка не даёт.

[BSACPLD 14]

Перепробовал кучу вариантов - не удалось победить тайминги

Нужна помощь коллективного разума...

Проект:

https://disk.yandex.ru/d/Cdyu3NC2eQk42A

[Alex77 4]

Пять копеек.

Я совсем не в теме PCI-E, но в вивадо 2022.1 - "тупо" собралось по времянкам.

Правда варнингами закидало (613 на синтезе и 3 на имплементации).

Про размещение пинов, асинхронные ресеты, латчи и тд.