Перейти к содержанию
    

Параметризация проекта на Verilog

2 minutes ago, Skryppy said:

Вот пример использования package verilog/package

Спасибо, но это использование SystemVerilog, а не Verilog. В Verilog, к сожалению, нет package.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

В 29.09.2022 в 21:01, EpLeon сказал:

Спасибо, но это использование SystemVerilog, а не Verilog. В Verilog, к сожалению, нет package.

А добавить в ваш маршрут проектирования, например, Synplify религия или безопасники не позволяют?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

On 9/30/2022 at 1:01 AM, EpLeon said:

Спасибо, но это использование SystemVerilog, а не Verilog. В Verilog, к сожалению, нет package.

В чистом верилоге, только макросы в инклуд файле глобальной области видимости, либо параметры/локальные параметры в инклуд файле локальной области видимости + non ANSI стиль описания модулей.

ЗЫ. Переходить на другой язык, лучше всего прочитав стандарт. Хотя бы нужные части по диагонали

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...