Yarra 0 14 марта, 2023 Опубликовано 14 марта, 2023 · Жалоба В 13.03.2023 в 15:02, Jurenja сказал: Серьезных ошибок не было. Самое распространённое это временные ошибки когда в сконвертированной библиотеке есть ссылки на ещё несконвертированные библиотеки (или их старые версии, в которых чего-то не хватает). Спасибо огромное! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
baumanets 13 14 марта, 2023 Опубликовано 14 марта, 2023 · Жалоба В 13.03.2023 в 09:38, Yarra сказал: Кстати, а можете рассказать кfк он работает? Есть какие-то подводные камни? А то получили пдк от фабрики, а все цифровые библиотеки только в формате cdb. А вы в курсе, что фабрика в таком случае снимает с себя поддержку такого продукта? Не все функции совместимы между 5 и 6 Cadence. Т.е. на свой страх и риск. Если это не для обучения, вы готовы нести ответственность за проваленный tapeout? И ведь юридически ФАБ здесь будет прав, а не вы. И докажет это легко. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Yarra 0 14 марта, 2023 Опубликовано 14 марта, 2023 · Жалоба В 14.03.2023 в 19:43, baumanets сказал: Не все функции совместимы между 5 и 6 Cadence. Если не секрет, то о каких функциях идет речь? Если мы говорим про стандартные цифровые вентили, не параметрические ячейки. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Losik 1 14 марта, 2023 Опубликовано 14 марта, 2023 · Жалоба 19 minutes ago, Yarra said: Если не секрет, то о каких функциях идет речь? Если мы говорим про стандартные цифровые вентили, не параметрические ячейки. возможны ошибки в CDF параметрах транзисторов, схематики которых вы будете моделировать. пример, старые схемы содержали simM=4 а m=1 после миграции, LVS/DRC проходили а в моделировании каша. если вставлять новый девайс то все ок, исправлялось посредством скрипта. еще в топологиях слои могут поменяться) и давать чистый DRC/LVS Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
baumanets 13 14 марта, 2023 Опубликовано 14 марта, 2023 · Жалоба В 14.03.2023 в 20:04, Losik сказал: возможны ошибки в CDF параметрах транзисторов, схематики которых вы будете моделировать. пример, старые схемы содержали simM=4 а m=1 после миграции, LVS/DRC проходили а в моделировании каша. если вставлять новый девайс то все ок, исправлялось посредством скрипта. еще в топологиях слои могут поменяться) и давать чистый DRC/LVS Да. Нетлистовальщики, техфайлы, маппинг слоёв - это самое меньшее, что может произойти. Есть меню с программами PDK ставится в icfb, так называемые тулы от фаба,например для переключения техпроцессов в проектах. Они отваливаются либо вообще не грузятся из-за изменений API. Ещё раз повторяю. Не следует решать организационные задачи техническими методами. За нерабочий проект крайним сделают вас. Если вы, конечно, не готовы пожертвовать своей з/п и премией. Требуйте нормальные библиотеки с ФАБа. Звоните на ФАБ. Иначе будет как в анекдоте про интроверта. Если как в анекдоте, вы им напишите - ответа не будет. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Yarra 0 15 марта, 2023 Опубликовано 15 марта, 2023 · Жалоба @Losik @baumanets спасибо за ответы! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
nikitaborodenkov 1 17 марта, 2023 Опубликовано 17 марта, 2023 · Жалоба MG Pyxis Tutorial https://disk.yandex.ru/d/IHTWl1LN-xjzpw Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
nikitaborodenkov 1 23 марта, 2023 Опубликовано 23 марта, 2023 · Жалоба About Gate level simulation http://deepchip.com/items/0569-01.html Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться