[ArAhis 0]

Привожу кусок кода:

entity TxUnit is
  port (
     Clk    : in  Std_Logic;
     TxD    : out Std_Logic;
     ...);
end entity;

architecture Behaviour of TxUnit is
   signal TReg     : Std_Logic_Vector(7 downto 0); -- transmit register
   signal BitCnt   : Unsigned(3 downto 0);         -- bit counter
   ...
begin
process(Clk,Reset,Enable,Load,DataO,TBuff,TReg,tmpTRegE,tmpTBufE)
   constant CntOne    : Unsigned(3 downto 0):="0001";
   ...
begin
   ...
   case BitCnt is
   ...
      when "0001" | "0010" | "0011" |
               "0100" | "0101" | "0110" |
               "0111" | "1000" =>
          TxD <= TReg(0);
          TReg <= '1' & TReg(7 downto 1);
          BitCnt <= BitCnt + CntOne;
   end case;
   ...
end process;
end Behaviour;

Что означает строка:

      TReg <= '1' & TReg(7 downto 1);

[Golikov 0]

      TReg <= '1' & TReg(7 downto 1);

 

 

В трег записать вектор вида 1 и оставшаяся часть Трег, без младшего разряда, я так понимаю просто сдвиг вправо с заединичивание старшего разряда.

& - оператор составления, то есть '1'&"001"&'0' будет вектор "10010"

Изменено 29 мая, 2006 пользователем Golikov A.

[makc 198]

Что означает строка:

      TReg <= '1' & TReg(7 downto 1);

 

Это описание регистра сдвига, 8-и разрядного, сдвигающегося в сторону младших разрядов (0) с заполнением "1"-ми.

[ArAhis 0]

как много ответов!!! Всем огромное спасибо!!!

[Golikov 0]

сдвиг TReg вправо на один разряд с записью единицы в старший разряд.

& - операция конкатенации

 

 

я первый:)!!!!

[ArAhis 0]

сдвиг TReg вправо на один разряд с записью единицы в старший разряд.

& - операция конкатенации

 

 

я первый:)!!!!

проси в свои =))))))