[BSACPLD 15]

4 minutes ago, makc said:

Например, не срабатывал сигнал синхронной установки в 1 для триггера, размещаемого в ячейке ввода-вывода.

Тьфу-тьфу, на Fudan ничего подобного не замечал...

Хотя Pango уж очень привлекательны с точки зрения цены по сравнению с Fudan.

В 4 раза дешевле аналогичной ёмкости...

[makc 229]

6 минут назад, BSACPLD сказал:

Хотя Pango уж очень привлекательны с точки зрения цены по сравнению с Fudan.

В 4 раза дешевле аналогичной ёмкости...

Да, а ещё они привлекательны pin-to-pin совместимостью с Артиксами и наличием небольших корпусов. Правда нужно иметь в виду, что относительно Артиксов там по-другому назначены некоторые выходы трансиверов и необходимо другое питание для MGTAVTT (1.0 вместо 1.2).

PS: Возможно сейчас самым их большим достоинством является наличие доступных по цене/срокам отладочных плат от Alinx.

[tegumay 4]

я пока еще не пробовал связку с Vivado, все делал из САПР от Fudan, пока еще на грабли не наступал. 

[BSACPLD 15]

1 hour ago, tegumay said:

я пока еще не пробовал связку с Vivado, все делал из САПР от Fudan, пока еще на грабли не наступал.

В последней версии Procise появилось что-то вроде AXI Memory Mapped To PCI Express?

Или как и раньше голый PCIe?

Я Vivado использовал как раз из-за необходимости этого IP + поддержка SV.

[tegumay 4]

завтра гляну.

[tegumay 4]

с PCIe там я увидел только axis_pcie_v1. А оно это или нет надо внимательнее смотреть *разводит руками.
MM там вроде есть. 

 

[BSACPLD 15]

On 10/5/2023 at 1:07 PM, BSACPLD said:

Платы в количестве 10 шт. готовы.

Сейчас готовим упаковку, после 13 октября планируем отгрузить в Эпсилон.

Коллеги, платы отгружены в Эпсилон в количестве 10 шт.

По вопросам приобретения/аренды - прошу обращаться напрямую в Эпсилон.

Технические вопросы можете задавать мне здесь напрямую или в личку.

[aledo2100 0]

Добрый день всем

Использую CPLD  PangoMicro серии Compact

Подскажите,  пожалуйста, возможно ли использовать внутренний SPI ("integrated SPI (hard core)") для работы PCG2KG6 как slave и обмениваться данными с микроконтроллером по SPI постоянно ? Никак не пойму, Как это сделать. Использую пины DIFFI_B2_21P/CFG_CLK, DIFFI_B2_21N/MISO_SO, DIFFI_B2_1N/MOSI_SI, DIFFI_B2_1P/FCSI_N, соответственно.  Подошел бы вариант использовать эти пины как стандартные входы, так как  регистр сдвига внутри реализовать удалось. Но интересно использовать или встроенный SPI или хотябы те же пины. (вариант использовать другие пины удался и не подходит)

по умолчанию проект не размещается  на этапе Place and route с ошибкой "E: Place-0084: CASCADED_GLOBAL_CLOCK: the driver SPI_CLK_ibuf/opit_1 fixed at IOL_94_49 is unreasonable. Sub-optimal placement for a clock source and a clock buffer."
это решается добавлением constraint'а "define_attribute {n:SPI_CLK} {PAP_CLOCK_DEDICATED_ROUTE} {FALSE}" ,
однако тогда пины не работают и варнинги: 
"C : SDC-2025: Clock source 'n:SPI_CS_CPLD' need a clock constraint, please use 'create_clock' or 'create_generate_clock' to generate."
"C : DeviceMap-2011: The net nt_SPI_CLK has both clock instance clkbufg_1(GTP_CLKBUFG) loader and other clock pin loader."
"C : Route-2036: The clock path from SPI_CLK_ibuf/opit_1:OUT to clkbufg_1/gopclkbufg:CLKIN is routed by SRB."

ЗЫ: Я начинающий - мог чтото не предусмотреть.

буду рад любой информации на эту тему.

[StewartLittle 45]

В 17.11.2023 в 13:22, aledo2100 сказал:

возможно ли использовать внутренний SPI ("integrated SPI (hard core)") для работы PCG2KG6 как slave и обмениваться данными с микроконтроллером по SPI постоянно ?

Курите юзер гайд на Embedded Hard Core (к сожалению, пока есть только на китайском - но гуглоперевод Вам в помощь):

UG030007_Compact Series CPLD Embedded Hard Core User Guide V1.2.pdf

[sawanderer 2]

В 17.11.2023 в 13:22, aledo2100 сказал:

Использую пины DIFFI_B2_21P/CFG_CLK, DIFFI_B2_21N/MISO_SO, DIFFI_B2_1N/MOSI_SI, DIFFI_B2_1P/FCSI_N, соответственно.  Подошел бы вариант использовать эти пины как стандартные входы

Вообще пины CFG_CLK/MISO_SO/MOSI_SI/FCSI_N предназначены для загрузки прошивки ПЛИС по Slave SPI или Master SPI. Они точно связаны с SPI hard core? (если пропустил, то где это написано?)

Чтобы эти пины использования как обычные IO, необходимо запретить функцию загрузки прошивки по Slave SPI как минимум в User Mode в Features CPLD (а если не используете загрузку прошивки по этому интерфейсу, то можно и в Configuration Mode). У Вас оно запрещено? (в последних PDS это есть настройках проекта в Generate Bitstream -> Feature Control, раньше надо было вручную в программе конфигурации делать)

А в рабочем варианте Вы какие пины используете? У Вас указанных предупреждений при использовании других пинов не выдает?

UG030007 я как-то начинал переводить на английский, как раз SPI-часть тогда перевел, ниже прикрепил. Если нужно будет, могу и до конца перевести...

UG030007_Compact_Series_CPLD_Embedded_Hard_Core_User_Guide_v1.2_spi_borisov.pdf

[Gas Wilson 67]

On 11/17/2023 at 1:22 PM, aledo2100 said:

 

Использую CPLD  PangoMicro серии Compact

Подскажите,  пожалуйста, возможно ли использовать внутренний SPI ("integrated SPI (hard core)") для работы PCG2KG6 как slave и обмениваться данными с микроконтроллером по SPI постоянно ? Никак не пойму, Как это сделать. Использую пины DIFFI_B2_21P/CFG_CLK, DIFFI_B2_21N/MISO_SO, DIFFI_B2_1N/MOSI_SI, DIFFI_B2_1P/FCSI_N, соответственно.  Подошел бы вариант использовать эти пины как стандартные входы, так как  регистр сдвига внутри реализовать удалось. Но интересно использовать или встроенный SPI или хотябы те же пины. (вариант использовать другие пины удался и не подходит)

по умолчанию проект не размещается  на этапе Place and route с ошибкой "E: Place-0084: CASCADED_GLOBAL_CLOCK: the driver SPI_CLK_ibuf/opit_1 fixed at IOL_94_49 is unreasonable. Sub-optimal placement for a clock source and a clock buffer."
это решается добавлением constraint'а "define_attribute {n:SPI_CLK} {PAP_CLOCK_DEDICATED_ROUTE} {FALSE}" ,
однако тогда пины не работают и варнинги: 

Добрый день, а тут настройки меняли?

[Gas Wilson 67]

On 11/17/2023 at 1:22 PM, aledo2100 said:

Добрый день всем

 

 

Использую CPLD  PangoMicro серии Compact

 

 

Подскажите,  пожалуйста, возможно ли использовать внутренний SPI ("integrated SPI (hard core)") для работы PCG2KG6 как slave и обмениваться данными с микроконтроллером по SPI постоянно ? Никак не пойму, Как это сделать. Использую пины DIFFI_B2_21P/CFG_CLK, DIFFI_B2_21N/MISO_SO, DIFFI_B2_1N/MOSI_SI, DIFFI_B2_1P/FCSI_N, соответственно.  Подошел бы вариант использовать эти пины как стандартные входы, так как  регистр сдвига внутри реализовать удалось. Но интересно использовать или встроенный SPI или хотябы те же пины. (вариант использовать другие пины удался и не подходит)


ЗЫ: Я начинающий - мог чтото не предусмотреть.

буду рад любой информации на эту тему.

 

 

 

 

 

COMPACT series CPLD SPI hard core reference design instructions_innek.pdf SPI_HARDCORE_DEMO.zip

[Gas Wilson 67]

Вариант клона Xilinx XC7VX690T. Из-за техпроцесса - отличия по питанию (Vccint 0.85V,Vmgtavcc 0.95V), отличия по таймингам (заменить spd файл), нужен патч на DDR3, нужен патч на GTX

AST7V690T series FPGA V1.2_innek.pdf

[makc 229]

25 минут назад, Gas Wilson сказал:

Вариант клона Xilinx XC7VX690T. Из-за техпроцесса - отличия по питанию (Vccint 0.85V,Vmgtavcc 0.95V), отличия по таймингам (заменить spd файл), нужен патч на DDR3, нужен патч на GTX

AST7V690T series FPGA V1.2_innek.pdf 1.76 МБ · 1 загрузка

Кто автор этого клона? Где брать патчи и остальную документацию? Какие сроки/цены?

[Gas Wilson 67]

On 1/10/2024 at 9:59 AM, makc said:

Кто автор этого клона? Где брать патчи и остальную документацию? Какие сроки/цены?

Патчи залил на /upload/FPGA/_Astrong_

Автор похоже тот же - Wuxi Esiontech Co Ltd совместно с CETS 58

По ценам - это к менеджерам 🙂