[PorychikKize 4]

Добрый день.
В OrCAD Capture создал новый символ для ПЛИС. Разбил символ ПЛИС на 4 секции (S1, S2, S3, S4). В разделе SWAP_INFO указал правило (S1+S2+S3+S4) - т.е. при разводке платы сигналы можно будет свапировать между секциями и в пределах секции (если, конечно, свапируемые сигналы  имеют одинаковое значение атрибута Pin Group). 
Понятно, что для ПЛИС некоторые выделенные выводы свапировать вообще нельзя (служебные, JTAG etc ...).
А вот выводы общего назначения - можно, как в пределах секции Si (банка выводов ПЛИС) (сейчас у меня секция = банк ПЛИС), так и между секциями.
Для таких свапируемых (в общем случае, подачу разного питания на разные банки выводов и т.п. я сейчас не рассматриваю) выводов я в любой секции выставляю Pin Group = 1 (например, единица не важна, важно одинаковое значение Pin Group). 
1. Первый вопрос: правильно ли я это делаю для указания свапируемости пина как в пределах секции (банк-группы), так и между различными секциями?

2.Второй вопрос. Какое значение Pin Group указать для всех несвапируемых выводов? -1? Или вообще другим способом надо задавать несвапируемость?

3. Третий вопрос. Поиск по форуму вывел на обсуждение темы свапируемости между уважаемыми Notka и Uree 

 Заключительная фраза в этом топике вроде бы говорит о том, что свапировать в ПЛИС для обеспечения соответствия номоров выводов их описаниям в datasheet  вообще лучше руками на схеме. Или я неправильно это понял?

PS
обратил внимание еще на одну фразу от уважаемого Uree: "...  Это уже не говоря о том, что не получится настроить свап между банками FPGA... "
Получается, что ответ на мой первый ворпос - отрицательный?
 

[dmitry-tomsk 0]

14 minutes ago, PorychikKize said:

Добрый день.
В OrCAD Capture создал новый символ для ПЛИС. Разбил символ ПЛИС на 4 секции (S1, S2, S3, S4). В разделе SWAP_INFO указал правило (S1+S2+S3+S4) - т.е. при разводке платы сигналы можно будет свапировать между секциями и в пределах секции (если, конечно, свапируемые сигналы  имеют одинаковое значение атрибута Pin Group). 

 

У меня такой подход (может кому понравится):

1) из чернового проект плис получаем распиновку (xdc файл у xilinx), имеют значения только имена сигналов

2) запускаем fpga system planner, выбираем плис из списка, импортируем xdc в виртуальный интерфейс

3) в настройкахх виртуального интерфейса очищаем столбец с номерами выводов, разбиваем на группы по стандартам io, прописываем функции (clock, config) если нужно

4) генерируем символы и первый лист схемы через мастер

5) на плате загружаем базу данных fpga system planner и через ручной или автосвап назначаем выводы как надо, в конце работы синхронизируем схему и всё

 

Получается реально очень быстро, ошибки исключены - символ из базы, питание подключается само собой.

[PorychikKize 4]

5 minutes ago, dmitry-tomsk said:

У меня такой подход (может кому понравится):

1) из чернового проект плис получаем распиновку (xdc файл у xilinx), имеют значения только имена сигналов

2) запускаем fpga system planner, выбираем плис из списка, импортируем xdc в виртуальный интерфейс

3) в настройкахх виртуального интерфейса очищаем столбец с номерами выводов, разбиваем на группы по стандартам io, прописываем функции (clock, config) если нужно

4) генерируем символы и первый лист схемы через мастер

5) на плате загружаем базу данных fpga system planner и через ручной или автосвап назначаем выводы как надо, в конце работы синхронизируем схему и всё

 

Получается реально очень быстро, ошибки исключены - символ из базы, питание подключается само собой.

Очень интересно, спасибо!!!
В соседнем топике я расширил свой вопрос и Вы по сути во многом на него ответили.
НО: а что делать, если нужной ПЛИС в списке FSP нет? 
И нет интерфейса DDR4?

[dmitry-tomsk 0]

2 hours ago, PorychikKize said:

Очень интересно, спасибо!!!
В соседнем топике я расширил свой вопрос и Вы по сути во многом на него ответили.
НО: а что делать, если нужной ПЛИС в списке FSP нет? 
И нет интерфейса DDR4?

1) поставить свежий orcad или обратится в поддержку

2) интерфейс не нужен, когда программист плис кидает модуль ddr на схему, все сигналы и их стандарты появляются в xdc и импортируются в fsp вместе со всеми сигналами в vi. Крайне нежелательно делать без чернового проекта, просто готовые ip блоки и заглушки gpio, а вивадо или квартус всё проверит и правильно назначит стандарты (для памяти и скоростных lvds много нюансов). Не нужно выполнять скрипты fsp  - bundle нужны для автосвапа, да и делать их лучше уже на плате после размещения самим конструктором - это удобнее.

[Uree 1]

Насколько я знаю сигналы между секциями свапировать нельзя при каком угодно значении PIN_GROUP. Это просто в корне порушит схему, когда в одной секции будут собраны пины из разных секций.

Пинам, которые не нужно свапить, можно просто ничего не задавать в PIN_GROUP. Как и есть по умолчанию.

 

И да, ответ с 18-го года уже можно бы обновить. Тогда я писал имея опыт работы до версии 16.6 и там свап был не самым удобным. В последних версиях уже именно то, что нужно - на плате не нужно искать пины для свапа, достаточно кликать по трассам, к этим пинам подключенным, главное чтобы это была трасса без доп. контактов(типа подтяжки или чего-то подобного). Плюс эта трасса может быть на любом слое, главное чтобы начиналась с пина ПЛИС и была "висящей". А на схеме теперь меняются не только номера пинов, как раньше было, но полностью, номер и имя этого пина. В итоге полностью меняется расположение пинов в секции после свапа, но номера<->функционал(описание) пина сохраняются синхронизированными.

В общем могу только порекомендовать пользоваться свапом. Реально упрощает жизнь и ускоряет работу.