[RobFPGA 27]

4 minutes ago, jenya7 said:

вот не понял что не так в автомате. объясните поп простому. в Signal Tap всё красиво, всё отрабатывает как надо.

Для начала выведите на wave в симе все сигналы (в том числе и  автомат) из вашего модуля.  Ну и запустите сим чтобы было видно хотя бы 5-10 тактов. Будет вам красиво  

[jenya7 0]

7 minutes ago, RobFPGA said:

Для начала выведите на wave в симе все сигналы (в том числе и  автомат) из вашего модуля.  Ну и запустите сим чтобы было видно хотя бы 5-10 тактов. Будет вам красиво  

сигналы тестируемого модуля вообще не изменяются

 

это как?

[des00 25]

57 minutes ago, jenya7 said:

вот не понял что не так в автомате. объясните по простому. в Signal Tap всё красиво, всё отрабатывает как надо.

Тогда в симуляторе описывайте сигналы также, как в сигналтапе. В сигнал тапе у вас тоже сигналы при периоде тактовой 20нс, длительностью 20нс, да еще и асинхронно с тактовой? 

42 minutes ago, jenya7 said:

сигналы тестируемого модуля вообще не изменяются

 

это как?

Да вы начните уже сами анализировать ваши картинки, что за детский сад то? Тактовой и сброса на модуле нет, вы же видите. Нет тактовой, нет сброса, поэтому синхронный модуль и не работает. Как так получилось, смотрите ваш код. Что за угадайка то? 

[jenya7 0]

17 minutes ago, des00 said:

Тогда в симуляторе описывайте сигналы также, как в сигналтапе. В сигнал тапе у вас тоже сигналы при периоде тактовой 20нс, длительностью 20нс, да еще и асинхронно с тактовой? 

Да вы начните уже сами анализировать ваши картинки, что за детский сад то? Тактовой и сброса на модуле нет, вы же видите. Нет тактовой, нет сброса, поэтому синхронный модуль и не работает. Как так получилось, смотре ваш код. Что за угадайка то? 

а это что? не тактовая? не сброс?

port map
(
CLK => clock,
RST => reset,
-----------
  
clkgen : process 
begin
    clock <= '0';
    wait for 10 ns;
    clock <= '1';
    wait for 10 ns;
end process;


reset <= '1'; 
wait for 20 ns;
reset <= '0';

 

аааа. я понял. в Wave надо совать не модуль а именно компонент

 

но почему выход не обновляется второй раз?

Изменено 8 февраля, 2022 пользователем jenya7

[MegaVolt 25]

2 часа назад, jenya7 сказал:

аааа.  конечно это ошибка моя. как это скомпилировалось непонятно.

теперь всё зелененькое но выход не обновляет состояние (хотя в железе это работает)

Что самое прикольно эту ошибка ещё на первой странице была озвучена.

[jenya7 0]

2 minutes ago, MegaVolt said:

Что самое прикольно эту ошибка ещё на первой странице была озвучена.

на первой странице я не сохранял предидущее состояние. и кстати там выход изменялся но он был красный и UUUUUUU.

[des00 25]

38 minutes ago, jenya7 said:

но почему выход не обновляется второй раз?

уже отвечал вам тут а @RobFPGA сказал как это проверить. 

Когда у меня студенты начинают вот так "разрабатывать", отбираю комп, даю тетрадь, ручку и заставляю разрисовать схему из базовых компонентов и разрисовать циклограммы работы устройства (вейвформы). Рано им еще комп в руки давать. Вам рекомендую сделать тоже самое. И пока на бумаге не получится, к компу вообще не подходить. 

10 minutes ago, MegaVolt said:

Что самое прикольно эту ошибка ещё на первой странице была озвучена.

да это полный ужас, тут в пору отобрать комп, дать учебник по цифровой схемотехнике и ручку с тетрадкой

[RobFPGA 27]

45 minutes ago, jenya7 said:

но почему выход не обновляется второй раз?

Чтобы это понять (если не хотите  пользовать ручку и тетрадку как советует @des00)  попробуйте словами описывать логику работы вашего автомата в коде и глядя на диаграмму сравнивать с текущими значениями сигналов.
Причем описывать буквально все.  

  

[jenya7 0]

вот почему не сказать по нашему, по бразильски - добавь пару тактов чтоб стейт машина смогла отработать все состояния. что за люди. :))

спасибо. такой массированный курс молодого бойца. меньше стал нелюбить ModelSim.