[Freibier 3]

Понадобилось получить на плис 3.2 кГц из 10 МГц, вывести эту частоту на обычный IO и на пару триггеров внутри плис подать.

Сначала хотел реализовать на счетчике, смотрю аж 12 разрядов нужно.

Думаю зачем триггеры попусту расходовать, поделю на PLL (свободные выходы есть).

И получил критическое предупреждение :

Critical Warning (176584): Output pin "TIM" (external output clock of PLL "PLL1:inst_PLL1|altpll:altpll_component|PLL1_altpll1:auto_generated|pll1") uses I/O standard 3.3-V LVTTL, has current strength 8mA, output load 0pF, and output clock frequency of -0 MHz, but target device can support only maximum output clock frequency of 125 MHz for this combination of I/O standard, current strength and load

Это ж какой такой ужасный джиттер на пине может получиться ?

Может лучше всё же на счетчике сделать?

[Maverick_ 15]

я бы на счетчике это сделал

[Jackov 1]

2 часа назад, Freibier сказал:

Понадобилось получить на плис 3.2 кГц из 10 МГц

У Альтеры PLL вообще меньше 1МГц (или около того) выдавать не может.

Можно поделить на PLL до приемлемых значений, а потом ещё и счётчиком, тогда разрядов у него меньше будет.

Изменено 29 ноября, 2021 пользователем Jackov

[Freibier 3]

То что лучше сделать на счетчике я понял.

Но мне просто интересно, где в DS говорят по минимально допустимую выходную частоту с PLL ?

Intel® MAX® 10 FPGA Device Datasheet

[Yuri124 1]

13 hours ago, Freibier said:

где в DS

Table 27. PLL Specifications for Intel MAX 10 Devices

fINPFD Phase frequency detector (PFD) input frequency  
Ну и смотрите PLL Block Diagram например в документе типа ALTPLL (Phase-Locked Loop) IP Core User Guide

[Freibier 3]

1 час назад, Yuri124 сказал:

fINPFD Phase frequency detector (PFD) input frequency  

т.е. величина "fINPFD min" это и есть минимально допустимая выходная частота PLL?

[Yuri124 1]

нет! это- мин вх частота на фазовый детектор.

перед ним - делитель.

смотрите блок схему для Вашего чипа, диапазон частот генератора, возможные коэфф-ты делителей в ветвях блока PLL

[Freibier 3]

8 минут назад, Yuri124 сказал:

смотрите блок схему для Вашего чипа

Вот блок схема

 

11 минут назад, Yuri124 сказал:

возможные коэфф-ты делителей в ветвях блока PLL

M, N, C counter sizes = 1 to 512,  это они (коефф-ты)?

12 минут назад, Yuri124 сказал:

диапазон частот генератора

Этот диапазон частот где смотреть?

[Yuri124 1]

18 minutes ago, Freibier said:

M, N, C counter sizes = 1 to 512,  это они (коефф-ты)?

да

18 minutes ago, Freibier said:

диапазон частот где смотреть?

генератор - это VCO (voltage controlled oscillator) - ищите где-то в доках. Примерно сотни мегагерц может быть.
А потом смотрите - на входы фазового детектора (PFD) можно подать минимум 5 МГц (т.е. входные 10 МГц можно делить на 1 или 2 счетчиком N) - такая же частота должна приходить и на нижний его вход (с делителя M).
А выходную частоту для Ваших нужд можно установить делителем C (одним из них) - из выходной частоты VCO и там какой-то мультиплексор есть с квадратиком (написано :2(1) - что за оно, смотрите в доках.

И прикидывайте (считайте) - можете ли получить желаемое непосредственно с этого модуля PLL выбором коэфф-тов деления, или нет - [обязательно уложиться в допустимый диапазон VCO!]. Или получить кратную частоту, которую потом доделить до требуемой дополнительным счетчиком мелкоразрядным.

Quote

The VCO frequency is a critical parameter that must be between 600 and 1,300 MHz
to ensure proper operation of the PLL.

 

т.е. получается - мин частота VCO 600 МГц, макс. делитель С - 512, на выходе можно получить около мегагерца минимум.

[Freibier 3]

Ясно. Спасибо ОГРОМНОЕ!

[Freibier 3]

Но как же тогда визард такое допускает?

[Acex 0]

On 11/30/2021 at 1:17 PM, Freibier said:

Но как же тогда визард такое допускает?

Логичнее задать этот вопрос авторам визарда.)

[Freibier 3]

38 минут назад, Acex сказал:

Логичнее задать этот вопрос авторам визарда.)

К сожалению мне этим заниматься некогда. Да и не особо уже интересно.

Если у кого есть желание, то пусть задаёт вопросы авторам визарда, я возражать не буду.)

[Yuri124 1]

12 hours ago, Freibier said:

К сожалению мне этим заниматься некогда

В таком случае ответ может дать компиляция проекта (или только этого куска устройства) и натурные испытания. Возможно, посмотреть полученную после компиляции схему.

[Freibier 3]

53 минуты назад, Yuri124 сказал:

ответ может дать компиляция проекта

Так ответ же получен - Critical Warning (176584): ... выходная частота PLL -0 MHz , а максимально допустимая 125 MHZ! ...

а так как -0 > 125 нас и предупреждают )

А натурными испытаниями возможно займусь когда PCB приедут.

Или Вы о чём?